JPS61153767A - 高速位置合せ機能を備えたデジタルサブトラクト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、原画像と基準画像間の減算を行って原画像に
存在する情報を抽出するデジタルサブトラクト装置に関
し、特に高速位置合せ機能を備えたデジタルサブトラク
ト装置に関する。

［従来技術］ この種のデジタルサブトラクト装置では、減算処理等を
一般にソフトウェアで行っていたが、画像マトリックス
のデータ数が多数であるので、両画像の位置合せを高速
に行うことができず、そのため動くものに対してはぼけ
た不正確なサブトラクト画像（減算画像）しか得られな
かった。

例えば、医療装置における連続撮影法では放射線を透過
しない造影剤を高速に患者の静脈または動脈に注入しな
がら撮影するので、苦痛により患者が動く場合があり、
高速に位置合せをする必要がある。しかしながら、従来
装置ではソフトウェア的に小さなマトリックス（例えば
８４Ｘ　８４のマトリックス）で造影剤注入前のテンプ
レート画像（基準画像）との座標合せを行っているので
、部分的であって一部の画面が合っても他の部分がずれ
るというおそれが多く、かつ処理時間がかかって動くも
のに高速に追従することはできないという不都合があっ
た。そのため、正確に座標合せ（位置合せ）が行われた
後に画像同志の減算が行われれば、造影剤が注入された
通り路（血管）の位置がモニタ面に高いコントラストで
浮き上り、その血管位置が良性か悪性かが判断できるが
、動くものに高速に追従できないので、患者が苦痛で動
いたときには、うまくマツチングがとれず減算画像がぼ
けて不正確となるという欠点があった。

［目　　的］ 本発明の目的は、上述の欠点を除去し、高速位置合せ機
能を有する廉価で高精度のデジタルサブトラクト装置を
提供することにある。

本目的を達成するため１本発明は減′ｉな実行する基準
画像と減算される原画像とを遅延させることにより前記
基準画像と前記原画像とをＮ×Ｍ（Ｎ、Ｍは整数）の二
次元マトリックス内で相対的に順次移動させるＮ×Ｍ局
所並列相関器群と、移動の時点での基準画像と原画像と
の相互相関を順次算出するＩ×Ｌ（１，Ｌは整数）局所
並列相関器群と、Ｉ×Ｌ局所並列相関器群の出力相関値
の中で最大相関値を検出し、最大相関値を示すＮ×Ｍの
二次元マトリックス内の座標を決定し、決定した座標の
位置に原画像をＮ×Ｍ局所並列相関器群を用いて移動さ
せる中央演算処理部と、中央演算処理部により移動され
た原画像に対して基準画像の減算を実行してサブトラク
ト画像を作成するパイプライン並列減算器とを具備した
ことを特徴とする。

［実　施　例］ 以下、図面を参照して本発明の詳細な説明する。

第１図は高速位置合せ機能を備えた本発明デジタルサブ
トラクト装置の構成例を示す、ここで、ｌＯはアナログ
画像信号を多値のデジタル信号に量子化する高速Ａ−Ｄ
変換器である。１００はその冊子化レベル数ｎに応じて
複数ｎ個のＮ×Ｍ（Ｎ、Ｍは整数）局所並列相関器群有
するＮ×Ｍ局所並列相聞器群であり、Ａ−Ｄ変換器ｌＯ
から入力したデジタル画像信号または不図示の外部のフ
レームメモリから入力したデジタル画像信号をＮ×Ｍマ
トリックス上での二次元の遅延を行う。

１５は局所並列相関器群１００から出力したデジタル画
像信号の入力元をシーケンス制御用のパラレルインタフ
ェース３０の切換信号に応じて切換えるゲート回路、２
０はゲート回路１５を介して入力したデジタル画像信号
または不図示の外部のフレームメモリから入力したデジ
タル画像信号をテンプレート画像として記憶するフレー
ムメモリである。

また、２００−１．２００−２はそれぞれ１ビツトの垂
直・水平同期信号等を遅らせて二次元画像の位置合せを
行わせるためのＮ×Ｍ局所並列相関器であり、水平垂直
同期信号を遅延させることにより、画像データをビクセ
ル（画素）を１単位とするＮ×Ｍマトリックス画面内の
マイクロコンピュータ３５で指定された任意の二次元点
に遅延させる。

３００はＩ　Ｘ　Ｌ　（１，Ｌ　　は整数）の局所並列
相関器を上述の量子化レベルに応じて複数個有するＩ×
Ｌ局所並列相関器群であり、第１のゲート回路１５を通
じて直接入力したデジタル画像と、第２のゲート回路２
５を通じてフレームメモリ２０から入力したテンプレー
ト画像との相関を量子化レベルの全ビットを使用して２
次元で局所並列に算出する。

４０はこの局所並列相関器群３００から出力する相関値
の画面毎の総計を行い、その結果をマツチング判定信号
として出力するカウンタであり、このカウンタ４０の出
力信号はＷ４２のパラレルインタフェース４５を通じて
マイクロコンピュータ３５に送出される。　　　　　　
、、 以上の構成要素は主として高速位置合せ機能に。

用いられる。また、７００はパイプライン並列減算器、
５０はＤ−Ａ変換器、５５はミキシング回路であり、こ
れらの構成要素は画像の高速位置合せ後の基準画面と対
象画面との差を合成映像信号に変換してモニタ表示する
ためのデジタルサブトラクト機能として用いられる。す
なわち、パイプライン並列減算器は第９図で後述するよ
うなパイプライン構成のデジタル減算器であり、ゲート
回路１５を通って入力する原画像（被減算の画像）から
フレームメモリ２０に記憶されたテンプレート画像（減
算の画像）を減算処理する。　Ｄ−Ａ変換器５０はこの
減算処理をアナログ信号に変換する。ミキシング回路５
５はこのアナログ信号とＮ×Ｍ局所並列相関器２００−
１，２００−２で遅延された垂直・水平同期信号とを合
成して合成映像信号に変換する。この合成映像信号は不
図示のＴＶモニタ装置で映像化され、観察される。

マイクロコンピュータ３５は一般的な中央演算処理装置
（ＣＰＵ）としての機能を有し、第９図に示すような本
発明に係る制御手順をあらかじめ格納したプログラムメ
モリを備え、この制御手順に従って後述するような局所
並列処理を画面全体に対して順次走査する等の各種制御
動作および必要な演算・判定処理等を行う。

例えば、第１のパラレルインタフェース３０を通じて送
られるマイクロコンピュータ３５の制御信号により入力
画像を、テンプレート画像に対して遅延させることによ
り、画面上の任意のマトリックス位置に順次動かして（
第２図（Ａ）、（Ｂ）参照）、その相関を算出し、最大
の相関値の得られる位置へ入力画像を再び移動させて入
力画像からテンプレート画像をピクセル単位で全画面を
引算し、この結果を不図示のＴＶモニタで表示して観察
することができる。

以上の構成において、まず最初にＴＶ左カメラＣＯＤ　
（電荷結合素子）の画像読取装置等から入力したアナロ
グ画像信号を高速Ａ−Ｄ変換器１０で量子化したデジタ
ルデータ、または外部のフレームメモリ（不図示）から
入力したデジタルデータを、Ｎ×Ｍマトリックスの局所
並列相関器群１０Ｇで、第２図で後述のような２次元の
遅延を行い、ゲート回路Ｌ５を通じてフレームメモリ２
０にテンプレートの画像として記憶する。この２次元遅
延時に使用する垂直同期信号および水平同期信号が、　
Ｎ×Ｍ局所並列相関器２００−２を通過したタイミング
で、ケート回路１５を開いてフレームメモリ２０にテン
プレート画像を記憶する。

次に、　Ａ−Ｄ変換器ｌＯで最子化した原画像データ、
または外部のデジタルメモリ（不図示）から入力した原
画像データをＮ×Ｍ局所並列相関器群１０Ｇを用いて、
Ｎ×Ｍマトリックス（画素）内の任意の二次元点に順次
遅延させ、ゲート回路１５を通じてＩ×Ｌ局所並列相関
器群３００のデータレジスタに入力する。また、同時に
垂直・水平同期も一対（７）Ｎ×Ｍ局所並列相関器２０
０−１．２００−２を用いて同様に遅延させて、Ｉ×Ｌ
局所並列相関器群３００内でのバッファメモリへの書込
みタイミングを制御する。

ｌ：述のＩ×Ｌ局所並列相関器群３０Ｇの各相間器のリ
ファレンスデータ入力端子には開かれたゲート回路２５
を通じてフレームメモリ２ｏに記憶されたテンプレート
の画像が入力し、その際、マスクデータは使用しないの
で、マスクデータ入力端子は全てハイレベルにプルアッ
プする。Ｉ×Ｌ局所並列相関器群３００から出力する相
関値はカウンタ４０で計数され、カウンタ４０の計数値
はパラレルインターフェース４５の入力制御によりマイ
クロコンピュータ３５に入力する。

このようにして、最大の相関値が得られる座標位置がマ
イクロコンピュータ３５で検出されると。

マイクロコンピュータ３５はその座標位置へ原画像を移
動するようにパラレルインタフェース３０を介して制御
信号を送り、Ｎ×Ｍ局所並列相関器１００を介して原画
像を遅延させる。これにより、フレームメモリ２０に記
憶したテンプレートの画像（減算の画像）と原画像（被
減算の画像）とが一致した時点で入力した両画像をパイ
プライン並列減算器７００で減算処理する。この時の減
算結果を２の補数で表現するか、またはマイナスデータ
を下位ビットに割り当てて２倍のビット数で表現するか
のいずれか一方の表現方法をパラレルインターフェース
３０から指定することができる。パイプライン減算器７
００で得られた減算結果はＤ−Ａ変換器５０でアナログ
信号に変換し、遅延した垂直同期信号および水平同期信
号と共にミキシング回路５５を通して合成映像信号に変
換して、不図示のＴＶ°モニタに映像表示する。

第２図（Ａ）、（Ｂ）は第１図のＮ×Ｍ局所並列相関器
群１００の動作を説明する図である。なお、本図（Ｂ’
）のマトリック内の数値はアドレスを表す、第２図（Ａ
）に示すように、このＮ×Ｍ局所並列相関器群１００に
よりテンプレートの画像Ｃ１は原画像Ｃ２により水平方
向でＮ／２　　（ピクセル）、垂直方向でＮ／２（ピク
セル）だけ遅延して記憶される。このとき、局所並列相
関器による二次元の相関Ｙ　（ｎ、厘）は一般に次式（
１）で表わされる。

Ｙ　（ｎ、＋ｓ）　　＝ｈ％、；ニーＦ　（ａ、ｂ）　
　Ｇ　（ｎ＋ａ、鳳＋ｂ）　　　　　　（１）また、デ
ジタル相関器の相関″Ｏ”と”１”のデータを符号関数
ｓｇｎ　と考えると次式（２）となる。

よって、上式（１）をデジタル相関器に適用すると次式
（３）となる。

第２図に示すような８×８局所並列相関器群１００にお
いて、テンプレートの画像を座標（４，４）に遅延させ
る場合には、上式（３）には、となる、この式（４）は
、座標（４，４）の位置で１回相関を計算処理すること
が、テンプレートの画像を座標（４，０分だけ遅延する
ことと同じことになることを意味する。

次に、Ｎ×Ｍ局所並列相関器群１００において原画像は
マイクロコンピュータ３５からパラレルインタフエース
３０を通じて入力したリファレンスデータ、マスクデー
タおよびリファレンスクロック・マスククロックととも
に入力され、８Ｘ８マトリツクス内の座標（１，１）　
　、　（１，２）、（１，３）・・・（２，１）。

（２，２，）　　・・・を順次指定され、テンプレート
の画像と原画像の相関値が画面毎に測定される。

＠３図は第１図のＮ×Ｍ局所並列相関器群１００の内部
構成例を示す、本図ではＮ×Ｍが８×８の場合を示す、
ここで、１１（］〜１１７は８個の同一の８×８局所並
列相関器であり、上述の８個はデジタル画像データの量
子化レベルが８ビツト（ビット０〜７）の場合に対応す
る０画像のコントラストレベル（濃淡レベル）の各ビッ
トデータはそれぞれ対応の８×８局所並列相関器に並列
に入力し、ビット毎の相関が演算される。垂直同期信号
、水平同期信号、コンバータクロックおよびパラレルイ
ンタフェース３０からのＭ（マスク）データ、Ｍクロッ
クは各８×８局所並列相関器１１０〜１１７に共通に接
続して入力する。

第４図は第１図の局所並列相関器２００−１．２００−
２および＠３図の各８×８局所並列相関器１１０〜１１
７の内部構成例を示す、ここで、２１０〜２１６は入力
デジタル画像または水平同期信号または垂直同期信号を
各水平周期分だけ遅延させるバッファメモリ、２１７は
バッファメモリ２１０〜２１Ｂの書込みタイミングを制
御するメモリコントロール、２１８および２１８はバッ
ファメモリ２１０〜２１６からの各水平周期のデータを
パイプライン方式で垂直同期合せするためのシフトレジ
スタである。

また、２３０はコンバータクロックを反転してシフトレ
ジスタ２１８へ送出するインバータである。

２４０は第７図で後述する８×８分散型デジタル相聞器
であり、この相関器２４０のデータ入力端子ＤＯ−０７
に各水平周期のデータまたは信号が入力する。また、パ
ラレルインタフェース３ｏから送られてきたＲ（リファ
レンス）データ、Ｍ（マスク）データ、Ｒ−Ｍ（リファ
レンス・マスク）クロックは相関器２４０の対応の入力
端子ＲＯ，ＭＯ，Ｒ・Ｍクロックに入力する。また、そ
の相関器２４０のＲアウト、Ｍアウトを次段の入力端子
に順次接続する。

このように、分散型デジタル相関器を利用した上述の８
×８局所並列相関器では、第４図に示すように、遅延し
た垂直・水平同期とコンバータクロックとパラレルイン
ターフェース３０からのＲｏＭ、クロックとでメモリー
コントａ−ル２１７を制御し、入力データまたは信号を
バッファメモリ２１０〜２１Ｂで各水平周期分だけ遅延
させ、シフトレジスタ２１８〜２１９で各バッファメモ
リ２１０〜２１Ｂの出力データを垂直同期合せのための
パイプライン処理をさせ、８ビット×８個の分１ｔ［デ
ジタル相関器２４０のデータ入力端子ＤＯ〜Ｄ７に入力
する。相関器２４０のＲ，Ｍ、Ｒ＠Ｍクロー、り入力端
子にマイクロコンピュータ３５からパラレルインターフ
ェース３０を通じて二次元の任意の点に遅延させるデー
タが供給される。

上述の８×８局所並列相関器２４０の出力８ビー。

トの中で、この相関器を二次元の正確な遅延素子に利用
した場合には、最下位ビットＯＤＯだけ必要である。量
子化レベル８ビツトを持つデータの二次元の遅延は上述
した第３図に示すように、各ビット毎に８×８局所並列
相関器１１０〜１１７を接続して実行する。

第５図は第１図のＩ×Ｌ局所並列相関器群３００の内部
構成例を示す、なお、Ｉ×Ｌとして８Ｘ８を採用した場
合を示す、ここで、３１０〜３１７はそれぞれ８×８局
所並列相関器、３１８は相関器３１０〜３１３の出力を
論理積演算する４人カアンド回路、３！８は同様に相関
器３１４〜３１７の出力を論理積演算する４人カアンド
回路、３２Ｇは両アントゲ−）　３１８．３１１９の出
力を論理積演算する４人カアンド回路であり、このアン
ド回路３２０の出力が第１図のカウンタ４０に入力する
。

入力デジタル画像信号がコントラストレベル（濃度レベ
ル）を表わす多ビットのデータの場合で５深み８ビツト
のデータに対する相関を行う高精密８×８局所並列相関
群では、第５図に示すように、入力データ１ビツト当り
に１（Ｉｌの８×８局所並列相関器３１０〜３１７が接
続し、各８×８局所並列相関器３１０〜３１７から出方
する最大関数６４を示すピッ）　６　（００７）の論理
積を４人カアンド回路３１８および３１８で求め演算結
果を次段の４人カアンド回路３２０にコンバータクロッ
クと共に入力させ、マツチングしたピクセルをカウンタ
４０で計数する。よって、このときの相互相関は、原画
像を離散化した数列Ｇ（ａ、ｂ）とテンプレートの画像
を離散化した数列Ｆ　（ａ、ｂ）の相関になり、次式（
５）％式％ すなわち、深み８ビツトの入力データ毎に８Ｘ８局所並
列相関器３１０〜３１７を接続し、これらの相関器から
出力する各最大相関値のビット７（ＮＳＢ）の論理積を
４人カアンド３１８．３１１３で演算し、この演算結果
とコンバータクロックとの論理積演算を次段の４人カア
ンドゲート３２０で行い。

これによりマツチングしたか否かを表わす１ビツトデー
タに変換してカウンタ４０に送出し、カウンタ４０でマ
ツチングしたビクセル数を計算する。

第６図は第５図の８Ｘ８　（Ｉ×Ｌ）局所並列相関器３
１０〜３１７のそれぞれの内部構成例を示す。

ここで、　４１０〜４１６はフレームメモリ２０　（第
１図参照）からのテンプレート画像（フレームメモリデ
ータ）の水平同期を遅延させるバッファメモリ、４１７
はバッファメモリ４１０〜４１Ｂの書込みタイミングを
制御するメモリコントロール、４１８および４！８はバ
ッファメモリ４１０〜４１８からの各水平周期のデータ
をパイプライン方式で垂直同期合せするためのシフトレ
ジスタである。

また、４２０〜４２６はゲート回路１５を通って直接入
力する原画像（原画像データ）の水平同期を遅延させる
バッファメモリ、４２７はバッファメモリ４２０〜４２
Ｂへの書き：込みを制御するメモリコントロール、４２
８および４２８はバッファメモリ４２０〜４２Ｂからの
各水平周期のデータをパイプライン方式で垂直同期合せ
するためのシフトレジスタである。４３０はコンバータ
クロックを反転してシフトレジスタ４１８および４２８
へ送出するインバータである０両バッファメモリ群４１
０〜４１８．４２０〜４２６はデータを局所並列に入力
させるために遅延するのに用いられる。

４４０は第７図で後述する８Ｘ８分散型デジタル相関器
であり、この相関器４４Ｇのリファレンスデータ入力端
子ＲＯ〜Ｒ７に各水平周期のフレームメモリデータが入
力し、この相関器４４０のデータ入力端子ＤｏＮ０７に
各水平周期の原画像データが入力する。さらに、相関器
４４０のマスク（Ｍ）データとマスククロックはパラレ
ルインタフェース３０（第１図参照）から供給されるが
、全部のデータの相関をとるときには、後述のマスクレ
ジスタ（第８図参照）は使用しないのでその相関器４４
０のマスクアウトは次段のマスク入力に順次接続して、
８×８マトリツクスの全部の局所並列相関を許可する。

すなわち、８ビヤトス８分散型デジタル相関器４４０を
用いて局所並列に構成した二次元相関器３１０〜３１７
では、第６図に示すように、フレームメモリ２０からの
リファレンスデータを二次元に配列するためにメモリコ
ントロール４１７、バッファメモリ４１０〜４１６、シ
フトレジスタ４１８．４１１１を設け、シフトレジスタ
４１ｉ３を分散型デジタル相関器４００の各リファレン
スデータ入力端子（ＲＯ〜Ｒ７）に接続し、この相関器
４００の中にテンプレートの画像を入力させる。一方、
原画像を二次元に配列するためにメモリコントロール４
２７．バッファメモリ４２０〜４２Ｂ、シフトレジスタ
４２８．４２９を設け、シフトレジスタ４２８を分散型
デジタル相関器４４０のデータ入力端子（ＤＯ−０７）
に接続し、この相関器４００の中に原画像を入力させる
０分散型デジタル相関器４４０の出力のビット数はマツ
チングした最大相関値８４．つまりピッ）　７　（０［
１＆）だけ必要である。

すなわち、コンバータクロックを入れることによってデ
ータが何ビクセル（画素）合っているかを調べるときに
、多値データが全部合っているか否かを相関値でみる必
要はなく、目的の情報が得られればよい、従って、デー
タが相関器４００に入ったときに最大６４となるビット
１〜７のビット数だけとってくることとした。

第７図は第６図の８Ｘ８分散型デジタル相関器４４０お
よび第４図の８Ｘ８分散型デジタル相関器２４０の内部
構成例を示す。

ここで、５１Ｏ〜５１７はそれぞれ第８図で後述する８
ビツトの単位デジタル相関器（以下、コーリレイタと称
する）であり、各コーリレイタ５１０〜５１７はコーリ
レイタ毎に独立したデータ（被参照データ、以下、Ｄと
略称する）、リファレンス（参照データ、以下、Ｒと略
称する）、マスク（マスクデータ、以下、Ｍと略称する
）のデータ入出力端子ＤＯ〜ロア、ＲＯ〜Ｒ７、Ｎ０〜
Ｍ７を有するが、Ｄクロック（データクロック）、Ｒク
ロック（リファレンスクロック）１Ｍクロック（マスク
クロック）の回線は各コーリレイタ５１０〜５１７に共
通に接続している。

また、８００はパイプラインデジタルサマー（パイプラ
イン式デジタル加算器）であり、上述の８個のコーリレ
イタ５１０〜５１７の相関値出力を合計して２の補数表
示の並列７ビツトのデータで出力する。８００はパイプ
ラインデジタルサブトラクト（パイプライン式デジタル
減算器）である、５２１は閾値を設定可能にするサブト
ラクトデジタルレジスタであり、被減算データ（以下、
Ｓデータと略称する）を記憶して、クロック（Ｓクロッ
ク）に同期して８ビツトのＳデータを出力する。パイプ
ラインデジタルサブトラクト８００は、パイプラインデ
ジタルサマー８００からの合計値データとサブトラクト
データレジスタ５２１からの被減算データ（Ｓデータ）
との減算を実行して、　２　（１ｍ）の補数表示のデー
タ７ビツト、符号１ビツト（サインビット）の並列８ビ
ツトデータで出力する。

と述のパイプラインデジタルサマー８００の内部シフト
レジスタのクロックにはＤクロックが用いられ、パイプ
ラインデジタルサブトラクト８００の内部シフトレジス
タはこのＤクロックをインバータ５１８で反転した反転
クロックでラッチされる。

すなわち、Ｎ×Ｍマトリックスの任意の点に画像の中心
を遅延させたり、またテンプレートの画像と原画像との
相関を取る分散型デジタル相関器２４０．４４０では、
第７図に示すように、８ビツトのデジタル相関器（コー
リレイタ）を８個（５１Ｏ〜５１７）内蔵し、各デジタ
ル相関器５１０〜５１７のデータ、リファレンスデータ
、マスクデータの入出力を独立に配置し、データクロッ
ク、リファレンスクロック、マスククロー２りを共通に
使用している。各相関器５１０〜５１７の出力の各４ビ
ツトデータはパイプラインデジタルサマー８００に入力
して７ビツトの並列データとなり、さらにパイプライン
デジタルサブトラクト８００で基準データ（サブトラク
トデータ）との減算が行われ、サインビット付きの２の
補数表示の８ビット並列で出力される。

第８図は第７図の各８ピツトコーリレイタ（単位デジタ
ル相関器）の内部構成例を示す、ここで、８１１はデー
タレジスタとしての８ビツトシフトレジスタで、５０ｎ
ｓで時間シフトした１ビツトのデータ入力６０１とデー
タクロック１３Ｇ２とが入力する。６１２はリファレン
スレジスタとしての８ビツトシフトレジスタで、基準と
なる比較画像データ（テンプレートデータ）等のリファ
レンスデータ（参照データ）６０３とリファレンスクロ
ック６０４とが入力する。６１３は相関を実行するビッ
トを規定するマスクレジスタとしての８ビツトシフトレ
ジスタで、マスクデータ８０５とマスククロック８０８
とが入力する。

また、　８１４は後述の４ビツトシフトレジスタであり
、４ビツトのデータ（符号ビット付の２補数値）８０７
〜６１０を出力する。８２１は符号関数同志の乗算を実
行するエックスクルーシブノアゲート群（以下、　ＥＸ
、ＮＯＲゲート群と称する）であり、上述のデータレジ
スタ８１１とリファレンスレジスタ８１２との各出力ビ
ットが入力する８側のＥＸ、ＮＯＲケートからなり、そ
の各ＥＸ、ＮＯＲゲートは両レジスタ８１１　と６１２
の出力が１”、０”にかかわらず一致すると信号”１”
が出力する。

８２２はＥＸ、ＮＯＲゲート群８２１の各出力とマスク
レジスタ６１３の各出力との論理積演算を個別にする８
個のアンドゲートからなる相関実行制御用アンドゲート
群（以下、ＡＮＤゲート群と称する）である。図の破線
で囲む６２３は、ＡＮＤＮ−ゲート群３の出力（相関値
）を合計して並列ビットに変換する、つまり一致した数
（相関）をかぞえて並列のデータで出力するパイプライ
ン式のデジタル加算器（パイプラインデジタルサマー）
である。

ＡＮＤＮ−ゲート群２から出力したビットｌとビット２
の相関値データは、デジタルサマー６２３内の１段目６
３１のエクスクル−シブオアゲート（以下、ＥＸ、ＯＲ
ゲートと称する）とＡＮＤゲートからなる半加算回路に
入力する。同様に、ビット３と４、ビット５と６．ビッ
ト７と８の相関値データは１段目８３１の対応する半加
算回路に入る。ここで、６３１〜６３Ｂはデジタルサマ
ー８２３内の各段の回路を示す。

上述１７）１段目６３１ノ各ＥＸ、ＯＲゲートト各ＡＮ
Ｄゲートの出力はそれぞれ別個に２段目８３２の２人力
のＥＸ、ＯＲゲートとＡＮＤゲートとに入力する。２段
目８３２の最下位ＡＮＤゲートの出力と次のＥＸ、ＯＲ
ゲートの出力とは２人力のＥＸ、ＯＲゲートに出力する
。ビット５からビット８までを２段目６３２の同様な回
路に通過させ、ピッ）１〜４までの出力とビット５〜８
までの出力とをたすきかけしたのが３段目８３３である
。４段目６３４は３段目６３３の最下位のＡＮＤゲート
の出力と次のＥＸ、ＯＲゲートの出力とを半加算し、前
の段６３２と同様にＥＸ、ＯＲゲートに出力する。

３段目８３３ト４段目８３４　ノＥＸ、ＯＲゲートから
出力した４ビツトの並列データはシフトデータ６１４に
データクロック８０２の反転したタイミングでラッチさ
れる。６３７はこのデータクロック８０２の反転を行う
インバータである。

すなわち、上述のデジタル相関器は、第８図に示すよう
１ビツトのデータが入力して時間シフトするデータレジ
スタ６１１．１ビツトのテンプレートのデータが入力す
るリファレンスレジスタ８１２）相関を実行するか否か
をビット毎に規定するマスクレジスタ６１３、相関の乗
算を実行するエクスクル−シブ・ノア６２１、その相関
を実行するビットを指定するアンド回路６２２．および
相関を行った結果書たビット数を並列データに置き換え
るパイプライン・デジタルサマー６２３とから構成され
る。なお、上述の相関の乗算は１ビツトのデータとリフ
ァレンスデータとが符号関数で同一であるので、その符
号関数の乗算となる。

第９図は第１図のパイプライン並列減算器７０Ｇの構成
例を示す、ここで、７１１はテンプレートの画像（減算
の画像）データを１の補数表示に変換するエックスクル
ーシブオフ群、７１２は原画像（被減算の画像）データ
と１の補数表示のテンプレート画像データの並列加算（
結果として、非補数表示での並列減算と同じ）を実行す
る８ビツトフルアダーである。７１３はこの８ビツトフ
ルアダー７１２の出力をコンバートクロックで同期させ
るシフトレジスタであり、シフトレジスタ７１３の出力
は２つのアンド回路群７１４，７１５および出力表現方
法を切換るアンド回路７！６とナンド回路７！７とに入
力する。

７１８はアンド回路群７１４が出力されるマイナスデー
タを１の補数表示に変換するエックスクルーシブオフ群
、７１７はエックスクルーシブオア群７１６の１つの補
数データと８ビツトの最大値２５５との並列加算を実行
する８ビツトフルアダー、７１８はコンバータクロック
をインバータ７２０で反転した反転クロックに同期させ
て８ビットフルアダー７１７の加算結果を下位ビットと
して出力するシフトレジスタ、７１８はその反転クロッ
クに同期して、アンド回路群７１５から出力されるプラ
ス智 データを上位ビットとして出力するシフトレジスタであ
る。

すなわち、８ビー２トデータのパイプライン並列減算器
７００では本図に示すように、テンプレートの画像（減
算の画像）データをエクスクル−シブオア群７１１で１
の補数表示に直し、８ビツトフルアダー７１２で原画像
データ（被減算の画像）との実質的な並列減算を実行し
、シフトレジスタ７１３に入力する。シフトレジスタ７
１３で同期したデータはパラレルインターフェース３０
の制御とアンド回路７１８、ナンド回路７１７とにより
２の補敷表示方式とマイナスデータを下位ビットに割り
当て２倍のビット数で表示する表示方式といずれかが選
択されプラスデータとマイナスデータの出力光を回路群
７１４．７１５で切り換える。そのマイナスデータはア
ンド回路群７１４を通してエクスクル−シブオフ群７１
Ｂで１の補数を取り、この補数を８ビツトの最大値２５
５と８ビツトフルアダー７１７で加算することにより下
位８ビツトのデータにして、シフトレジスタ７１８から
出力する。一方、上述のプラスデータはアンド回路群７
１５．シフトレジスタ７１９を通して上位８ビツトに割
りつけ、マイナスデータを１６ピツト輻に押し込めて表
示する。つまり、このパイプライン並列減算器７００で
は、２の補数形式の出力データをプラスＩビットとマイ
ナスＬビット（１，Ｌは整数）とに分離し、そのマイナ
スデータムビットを２′ｌでパイプライン並列減算を実
行し、その結果とＬビット桁上がりしたプラスデータと
を加えてＩ×Ｌビット幅のデータで出力表示することが
できる。この後者の倍幅表示方式では、直接Ｄ−Ａ変換
器５０でアナログ信号に直しても減算結果を正確にモニ
タで表現できる。

次に、第１０図のフローチャートを参照して第１図の本
発明装置の動作例を説明する。

まず、第２図に示すように、フレームメモリ２０にテン
プレートの画像（基準−＊）を座標（Ｎ／２．Ｎ／２）
にｉｌ！！延させて記憶する（ステップ５１）６次にパ
ラレルインターフェース３０からの信号により垂直帰線
期間を検知して（ステップＳ２）Ｎ×Ｍ局所並列相関器
群１００とＮ×Ｍ局所並列相関器２００−１，２００−
２に同一のリファレンスデータ。

マスクデータ、リファレンス・マスククロックとを入力
させ、最初は座４１（１，１）を原画像の中心点にする
（ステップ５３）０次に垂直同期からＩ×Ｌ局所並列相
関器群３００を使用して原画像とテンプレート画像との
相関値をカウンタ４０でカウントする（ステップＳＯ０ 次の垂直帰線期間に（ステップＳ５）、パラレルインタ
ーフェース４５を通してデータをマイクロコンピュータ
３５に入力する（ステップ５８）０次に最初のステップ
Ｓ２に戻って座標（２，１）を原画像の中心にするため
に８ビット×８デジタル相関器群１００にＲデータ、Ｍ
データ、ＲΦＭクロックを供給する０以上の処理（ステ
ップＳ２〜Ｓ？）をＮ×Ｍ回実行する。

次に、座標上のＮ×Ｍ（例えば８４）点の相間値から最
大の相関値になる操作番号（アドレスデータ）を求め（
ステップＳ８）、この時の操作番号のリファレンスデー
タとマスクデータおよびクロック検索して（ステップ５
１０）　　、　Ｎ×Ｍ局所並列相関器群１００．２００
−１．２００−２に垂直帰線期間を選んで入力させ（ス
テップＳｌｌ〜５１３）、垂直走査の開始からパイプラ
イン並列減算器７００で原画像データからのテンプレー
ト画像データの減算を実行する（ステップ５１４）。

減算器７００で減算結果を表示方式の指定に応じて（ス
テップ５１５）、　２の補数表示にするか（ステップ５
１Ｂ）、またはマイナスデータを下位８ビツトにする２
倍の１８ビット表現での表示にするかにして（ステップ
Ｓｔ？）、Ｄ−Ａ変換器５０でアナログ信号に変換した
後、ミキシング回路５５を通して合成映像信号に直し、
不図示のＴＶモニタ等のディスプレイ装置で映像表示を
する（ステップ５１８）。

さらに再び上述のステップＳ２に戻り、ステップ５１８
までの処理を例えば１秒間ｌＯ枚〜８枚画面の割合で繰
り返せば、動く対象物の変化した部分が逐時明度差（ま
たは色彩差）となって実時間で明瞭に観察できる。

［効　　果］ 以上説明したように、本発明によれば、テンプレートの
画像（減算を行う画像）と原画＆（減算される画像）と
の減算処理をして、原画像に存在する情報（変化した情
報等）を抽出する画像処理において、原画像が二次元の
Ｎ×Ｍマトリックス内でずれ（偏位）を生じた場合に、
そのＮ×Ｍマトリックス内の各座標に対応する相関値を
高速に分散只デジタル相関器等を使用して測定して、そ
の相関値の最大値を与えられた座標に原画像全体を移動
させてテンプレート画像との高速位置合せを行い、その
位置で上述の減算処理を実行して原画像の情報を抽出す
るようにしたので、特徴点を作って位置合せした後に画
像の減算を行う従来方式に比較して、画面全体を用いて
マツチングをすることができ、しかも出力画面全体の精
度が極めて高い。

また１本発明は、パイプライン並列減算器をはじめとし
て全ての操作をほとんど簡潔なハードウェア部分で処理
するため、　ＩＣ化が容易で高速かつ廉価に画像認識処
理ができ、減算結果をＴＶモニタ等に接続することによ
り、各種の画像認識処理に広く応用することができる０
例えば、医療機器の領域で造影剤をのむ前の人体画像を
造影剤をのんだ造影中の人体画像から減算して造影剤が
通る位置情報を抽出するのに本発明デジタルサブトラク
ト装置を用いて連続撮影をすることができる。その際、
造影中の画像を二次元マトリックスＮ×Ｍ内に移動させ
造影前の画像との相互相関を計算しながら減算した画像
をモニタを介して医師が視覚的に観察し、合計相関値と
合せて最大相関値を示す座標との関連を検討する等の考
察をすることができる。また、例えば製品検査やリモー
トセッシングにおいては、原画像とテンプレートの画像
の相関を計算して、最大相関値が得られる座標に原画像
を遅延させ、テンプレートの画像と減算を実行するので
、原画像にしか含まれない画像情報を高速に精度よく抽
出することができる。さらに。

また手書あるいは印刷文字認識や高速指紋照合などにも
応用できる。

さらにまた、本発明によれば、並列減算器による２の補
数表示の他に、データビット数を２倍にして全体的にデ
ータビット数だけシフトして表示する表示方法を選択で
きるので、後者を選択した場合には減算結果のマイナス
の数値が零の数値よりも暗いコントラスト（明度差）と
なってモニタ上に表示させることができる。

【図面の簡単な説明】

第１図は分散型デジタル相関器を用いた本発明高速位置
合せ装置の構成例を示すブロック図、第２図（Ａ）、（
Ｂ）は第１図のＮ×Ｍ局所並列相関器群１００の動作例
を示す説明図。 第３図は第１図のＮ×Ｍ局所並列相関器群１００の内部
構成例を示すブロック図、 第４図は第３図の各Ｎ×Ｍ局所並列相関器１１０〜１１
７の内部構成例を示すブロック図。 第５図は第１図のＩ×Ｌ局所並列相関器群３００の内部
構成例を示すブロック図、第６図は第５図の各Ｉ×Ｌ局
所並列相関器３１０〜３１７の内部構成例を示すブロッ
ク図、第７図は第４図の分散型デジタル相関器２４Ｇお
よび第６図の分散型デジタル相関器４４０の内部構成例
を示すブロック図、 第８図は第７図の各単位デジタル相関器（ニーリレイタ
）５１０〜５１７の内部構成例を示す回路図、 １９図は第１図のパイプライン減算器の内部構成例を示
す回路図、 第１０図は第１図の本発明装置の動作例を示すフトーチ
ャートである。 １０・・・Ａ−Ｄ変換器、 １５・・・ゲート回路、 ２０・・・フレームメモリ、 ２５・・・ゲート回路、 ３０・・・パラレルインタフェース、 ３５・・・マイクロコンピュータ、 ４０・・・カウンタ、 ４５・・・パラレルインタフェース、 ５０・・・Ｄ−Ａ変換器、 ５５・・・ミキシング回路。 １００・・・Ｎ×Ｍ局所並列相関器群、１１０〜１１７
．３１０〜３１７・・・局所並列相関器、 ２００−１．２００−２・・・Ｎ×Ｍ局所並列相関器２
１０〜２１７．４１０〜４１８，４２０〜４２Ｂ・・・
バッファメモリ、 ２１８．２１９，４１８．４１＋１，４２８．４２１３
・・・シフトレジスタ、 ２４０．４４０・・・分散型デジタル相関器、３００・
・・Ｉ×Ｌ局所並列相関器群、５１０〜５１７・・・コ
ーリレイタ （デジタル相関器）。 ７００・・・パイプライン減算器 （並列減算器）。 ８００・・・パイプラインデジタルサマー、８００・・
・パイプラインデジタル サブトラクト。

Claims (1)

1. 【特許請求の範囲】 １）減算を実行する基準画像と減算される原画像とを遅
   延させることにより前記基準画像と前記原画像とをＮ×
   Ｍ（Ｎ、Ｍは整数）の二次元マトリックス内で相対的に
   順次移動させるＮ×Ｍ局所並列相関器群と、 前記移動の時点での前記基準画像と前記原画像との相互
   相関を順次算出するＩ×Ｌ（Ｉ、Ｌは整数）局所並列相
   関器群と、 該Ｉ×Ｌ局所並列相関器群の出力相関値の中で最大相関
   値を検出し、該最大相関値を示す前記Ｎ×Ｍの二次元マ
   トリックス内の座標を決定し、該決定した座標の位置に
   前記原画像を前記Ｎ×Ｍ局所並列相関器群を用いて移動
   させる中央演算処理部と、 該中央演算処理部により移動された原画像に対して前記
   基準画像の減算を実行してサブトラクト画像を作成する
   パイプライン並列減算器とを具備したことを特徴とする
   高速位置合せ機能を備えたデジタルサブトラクト装置。 ２）特許請求の範囲第１項記載の装置において、前記パ
   イプライン並列減算器は、２の補数形式で算出した出力
   データをプラスデータＩビットとマイナスデータＬビッ
   ト（Ｉ、Ｌは整数）とに分離する分離回路と、 該分離回路で分離された前記マイナスＬビットを２＾Ｌ
   ＾−＾１でパイプライン並列減算を実行する減算回路と
   、 該減算回路の出力値とＬビット桁上がりした前記プラス
   データとを加えてＩ×Ｌビット幅のデータとして出力す
   る加算回路を有することを特徴とする高速位置合せ機能
   を備えたデジタルサブトラクト装置。 ３）特許請求の範囲第１項または第２項記載の装置にお
   いて、前記サブストラクト画像と前記最大相関値とを可
   視像に出力表示するモニタ装置を有することを特徴とす
   る高速位置合せ機能を備えたデジタルサブトラクト装置
   。