JPS61144041A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61144041A JPS61144041A JP26677384A JP26677384A JPS61144041A JP S61144041 A JPS61144041 A JP S61144041A JP 26677384 A JP26677384 A JP 26677384A JP 26677384 A JP26677384 A JP 26677384A JP S61144041 A JPS61144041 A JP S61144041A
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- JP
- Japan
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- layer
- series
- wiring conductor
- polycrystalline silicon
- wiring
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体装置に閏丈るものであり、詳しくは、
交差配線構造に関するものである。
交差配線構造に関するものである。
(従来の技術)
半導体集積回路においては、半導体素子相互を接続する
配線が多くなることから、第3図に示すように、第1の
配線導体1と第2の配線導体2とが互いに交差すること
が多くなる。
配線が多くなることから、第3図に示すように、第1の
配線導体1と第2の配線導体2とが互いに交差すること
が多くなる。
第4図は、従来のこのような交差配線の一例を示す構成
説明図である。第4図において、3は口型シリコン基板
であり、表面にはフィールド酸化!F84が形成される
とともに多結晶シリコン−5が形成されている。なお、
多結晶シリコン@5には抵抗値を小さくするために例え
ばリンが拡散されている。6はこれらフィールド醪化模
4および多結晶シリコン眉5の表面に形成された層間絶
縁膜である。この庖間絶RIll16には、多結晶シリ
コン明5に連通ずるように穴7が設けられている。そし
て、層間絶縁爬6の表面には配線導体として用いるAQ
なとの金Jig @ 8が形成される。なお、この金属
層8は、1間絶縁模6に設けられている穴7を介して多
結晶シリコン祠5と接続されることになる。この金属層
8を所定の形状にエツチングすることにより、第1の配
線導体1と第2の配線導体2とが形成される。
説明図である。第4図において、3は口型シリコン基板
であり、表面にはフィールド酸化!F84が形成される
とともに多結晶シリコン−5が形成されている。なお、
多結晶シリコン@5には抵抗値を小さくするために例え
ばリンが拡散されている。6はこれらフィールド醪化模
4および多結晶シリコン眉5の表面に形成された層間絶
縁膜である。この庖間絶RIll16には、多結晶シリ
コン明5に連通ずるように穴7が設けられている。そし
て、層間絶縁爬6の表面には配線導体として用いるAQ
なとの金Jig @ 8が形成される。なお、この金属
層8は、1間絶縁模6に設けられている穴7を介して多
結晶シリコン祠5と接続されることになる。この金属層
8を所定の形状にエツチングすることにより、第1の配
線導体1と第2の配線導体2とが形成される。
これにより、第2の配線導体2は、金属呵8−多結晶シ
リコン!15−金属層8が直列接続されることになり、
第1の配線導体1とは多結晶シリコン層5を今して交差
することになる。
リコン!15−金属層8が直列接続されることになり、
第1の配線導体1とは多結晶シリコン層5を今して交差
することになる。
(発明が解決しようとする問題点)
しかし、従来のこのような交差配置構造によれば、多結
晶シリコン層5の面積抵抗は金属層8に比べて相当大き
いことから、第2の配線導体2には相当抵抗値の大きい
抵抗が直列接続されることになる。
晶シリコン層5の面積抵抗は金属層8に比べて相当大き
いことから、第2の配線導体2には相当抵抗値の大きい
抵抗が直列接続されることになる。
この結果、ジュール熱の発生や抵抗による電圧時下など
により特性が劣化したり、信号遅延時間が大きくなるこ
とから高速動作が制限されることになり、好ましくない
。
により特性が劣化したり、信号遅延時間が大きくなるこ
とから高速動作が制限されることになり、好ましくない
。
本発明は、このような点に着目したものであって、その
目的は、交差配線の直列抵抗値の小さな半導体装置を掟
供することにある。
目的は、交差配線の直列抵抗値の小さな半導体装置を掟
供することにある。
(問題点を解決するための手段)
このような目的を達成する本発明は、第1の配線導体と
、この第1の配線導体の下部で交差する第2の配線導体
とを有する半導体装置において。
、この第1の配線導体の下部で交差する第2の配線導体
とを有する半導体装置において。
前記第2の配線導体の交差接続部分を拡散層および多結
晶シリコン―をIN1!シて形成したことを特徴とする
。
晶シリコン―をIN1!シて形成したことを特徴とする
。
(実施例)
以下、図面を用いて詳細に説明する。
第1図は本発明の一実施例を示すWi構成説明図あり、
第4図と同一部分には同一符号を付けている。第1図に
おいて、9はp型のシリコン基恢3にp型の不純物を拡
散することにより形成されたpウェル、10はl)ウェ
ル9の周囲にpウェル9よりも濃咲の高いp型の不純物
を拡散することにより形成された素子分離層、11は多
結晶シリコン―5とフィールド酸化itI!4との間に
素子分離層10よりも濃度の高いp型の不純物を拡散す
ることにより形成されたp+層である。
第4図と同一部分には同一符号を付けている。第1図に
おいて、9はp型のシリコン基恢3にp型の不純物を拡
散することにより形成されたpウェル、10はl)ウェ
ル9の周囲にpウェル9よりも濃咲の高いp型の不純物
を拡散することにより形成された素子分離層、11は多
結晶シリコン―5とフィールド酸化itI!4との間に
素子分離層10よりも濃度の高いp型の不純物を拡散す
ることにより形成されたp+層である。
このような半導体装置は、次のようにして作ることがで
きる。
きる。
まず、+1型シリコン基板3に選択的にp型不純物を拡
散してpウェル9を形成する。次に、[Iウェル9の周
囲にpウェル9よりも濃度の高いp型不純物を拡散して
素子分m層10番形成する。続いて、n型シリコン基板
3の表面に選択的にフィールド酸化II!4を形成する
。次に、フィールド酸化Ig14の間のn型シリコン基
板3の表面に多結晶シリコン層5を形成する。次に、こ
れらフィールド酸化II!14と多結晶シリコンWJ5
との間の表面に素子分#1l11oよりもamの高いp
型不粍物を拡散1)でp中層11を形成する。なお、こ
れらpウェル9、素子分離層10およびp+1911は
例えば0MO8のアクティブデバイスを形成する工程と
同時に形成することができ、これらのために工程が増え
ることはない。次に、これらフィールド酸化膜4および
多結晶シリコン明5の表面に一間絶R膜6を形成する。
散してpウェル9を形成する。次に、[Iウェル9の周
囲にpウェル9よりも濃度の高いp型不純物を拡散して
素子分m層10番形成する。続いて、n型シリコン基板
3の表面に選択的にフィールド酸化II!4を形成する
。次に、フィールド酸化Ig14の間のn型シリコン基
板3の表面に多結晶シリコン層5を形成する。次に、こ
れらフィールド酸化II!14と多結晶シリコンWJ5
との間の表面に素子分#1l11oよりもamの高いp
型不粍物を拡散1)でp中層11を形成する。なお、こ
れらpウェル9、素子分離層10およびp+1911は
例えば0MO8のアクティブデバイスを形成する工程と
同時に形成することができ、これらのために工程が増え
ることはない。次に、これらフィールド酸化膜4および
多結晶シリコン明5の表面に一間絶R膜6を形成する。
そして、この1間絶R膜6には、多結晶シリコン@5お
よびp ”tllllに連通するように穴7を設ける。
よびp ”tllllに連通するように穴7を設ける。
続いて、層間絶縁模6の表面には配線導体として用いる
Affiなどの金WIAw!I8を形成する。なお、こ
の金属層8は、層間絶縁n−6に設けられている穴7を
介して多結晶シリコンmbおよびp中層11と接続され
ることになる1、この金属層8を所定の形状にエツチン
グすることにより、第1の配線導体1と第2の配線導体
2とが形成される。
Affiなどの金WIAw!I8を形成する。なお、こ
の金属層8は、層間絶縁n−6に設けられている穴7を
介して多結晶シリコンmbおよびp中層11と接続され
ることになる1、この金属層8を所定の形状にエツチン
グすることにより、第1の配線導体1と第2の配線導体
2とが形成される。
このような構成において、第2の配線導体2は、従来と
同様に金属層8−多結晶シリコンー5−欲riAw48
が直列接続されるとともに金kR膚8−p ”暦11−
pウェル9−p”lt!111−金属@8も直列接続さ
れてこの直列回路が従来の直列回路と並列に接続される
ことになり、第1の配線導体1とはこれら多結晶シリコ
ン層5.jlウェル9およびp+層11よりなる直並列
回路を介して交差することになる。
同様に金属層8−多結晶シリコンー5−欲riAw48
が直列接続されるとともに金kR膚8−p ”暦11−
pウェル9−p”lt!111−金属@8も直列接続さ
れてこの直列回路が従来の直列回路と並列に接続される
ことになり、第1の配線導体1とはこれら多結晶シリコ
ン層5.jlウェル9およびp+層11よりなる直並列
回路を介して交差することになる。
これにより、第2め配線導体2の抵抗値は11来に比べ
て小さくなり、高抵抗値に起因する不―合を改善するこ
とができる。
て小さくなり、高抵抗値に起因する不―合を改善するこ
とができる。
第2図は、本発明の他の実施例を示す構成説明図であり
、第1図と同一部分には同一符号を付けている。第2図
において、素子分離@10はpつIル9の全面に設けら
れていて、p”!!11は素子分離11910の表面に
選択的に設けられている。
、第1図と同一部分には同一符号を付けている。第2図
において、素子分離@10はpつIル9の全面に設けら
れていて、p”!!11は素子分離11910の表面に
選択的に設けられている。
このような構成において、第2の配m導体2は、従来と
同様に金R層8−多結晶シリコン層5−金pA層8が直
列接続されるとともに金属418−p”層11−素子分
1ift層10−p十層11−金属層8も直列接続され
てこの直列1路が従来の直1i11回路と111列に接
続されることになり、第1の配線導体1どはこれら多結
晶シリコン層5 、素子分離層10およびp+@11よ
りなる直並列回路を介して交差することになる。
同様に金R層8−多結晶シリコン層5−金pA層8が直
列接続されるとともに金属418−p”層11−素子分
1ift層10−p十層11−金属層8も直列接続され
てこの直列1路が従来の直1i11回路と111列に接
続されることになり、第1の配線導体1どはこれら多結
晶シリコン層5 、素子分離層10およびp+@11よ
りなる直並列回路を介して交差することになる。
これにより、第2の配線導体2の抵抗値を第1図の実施
例と同様に従来に比べて小さくすることができ、高抵抗
値に起因する不具合を改善することができる。
例と同様に従来に比べて小さくすることができ、高抵抗
値に起因する不具合を改善することができる。
なお、上記各実施例では、n型シリコンu板にn型不純
物を拡散する例を示したが、p型シリコンlS板にn型
不純物を拡散するものであってもよい。
物を拡散する例を示したが、p型シリコンlS板にn型
不純物を拡散するものであってもよい。
〈発明の効果)
以上説明したように、本発明によれば、交差配線の直列
抵抗値の小さな半導体装置が実現できる。
抵抗値の小さな半導体装置が実現できる。
第1図は本発明の一実施例を示す構成説明図、第2図は
本発明の他の実施例を示す構成説明図、そのwJ造工程
例図、第3図は交差配線の概念図、第4図は従来の装置
の一例を示す構成説明図である。 1・・・第1の配線導体、2・・・第2の配IIa導体
、3・・・n型シリコン基板、4・・・フィールド酸化
膜、5・・・多結晶シリコン響、6・・・Ffi間絶縁
模、7・・・穴、8・・・金属−,9・・・pウェル、
10・・・素子分離層、11・・・p 十 府、 第10 尾2囚
本発明の他の実施例を示す構成説明図、そのwJ造工程
例図、第3図は交差配線の概念図、第4図は従来の装置
の一例を示す構成説明図である。 1・・・第1の配線導体、2・・・第2の配IIa導体
、3・・・n型シリコン基板、4・・・フィールド酸化
膜、5・・・多結晶シリコン響、6・・・Ffi間絶縁
模、7・・・穴、8・・・金属−,9・・・pウェル、
10・・・素子分離層、11・・・p 十 府、 第10 尾2囚
Claims (1)
- 第1の配線導体と、この第1の配線導体の下部で交差す
る第2の配線導体とを有する半導体装置において、前記
第2の配線導体の交差接続部分を拡散層および多結晶シ
リコン層を積層して形成したことを特徴とする半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26677384A JPS61144041A (ja) | 1984-12-18 | 1984-12-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26677384A JPS61144041A (ja) | 1984-12-18 | 1984-12-18 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61144041A true JPS61144041A (ja) | 1986-07-01 |
Family
ID=17435494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26677384A Pending JPS61144041A (ja) | 1984-12-18 | 1984-12-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61144041A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5085285A (ja) * | 1973-11-23 | 1975-07-09 |
-
1984
- 1984-12-18 JP JP26677384A patent/JPS61144041A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5085285A (ja) * | 1973-11-23 | 1975-07-09 |
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