JPS63224251A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用シ５　’Ｉ’Ｆ　］ この発明は、多結晶半導体ＰＮ接合構造を用いて接合短
絡型ＰＲＯＭを構成するようにした半導体記憶装置に関
する。

［従来の技術］ 従来から知られているように、接合短絡型のＰＲＯＭは
、単結晶シリコンからなる半導体基板に対してトランジ
スタを形成し、このトランジスタにワード線並びにビッ
ト線を接続設定するようにして構成されている。そして
、上記トランジスタのエミッタとベース間をブレイクダ
ウンさせることによって電流を流し、短絡させることに
よって情報の書き込みが行われるようにしている。しか
し、このように構成されるＦＲＯＭにあっては、半導体
基板の１ｔ表面のみが使用されて記憶素子が形成される
ようになるものであり、したがって平面的に広がって多
数の記憶素子が配置設定されるようになる。このため、
より高集積化を実施することが困・７ｔである。

また、記憶歯Ｊ′を構成するＰＮ接合が半導体基板内へ
の拡散によって形成されるものであるため、書き込みに
必要とされるエネルギーは大きなものとなり、書き込み
特性も安定したものとすることが困難となるものである
。

［発明が解決しようとする問題点コ この発明は上記のような点に鑑みなされたもので、半導
体基板の１表面の広がりのみを使用することなく接合短
絡型ＦＲＯＭが形成されるようにして、より高集積化が
容易に行なえるようにすると共に、情報の書き込み特性
の安定化も計られるようにした半導体記憶装置を提供し
ようとするものである。

［問題点を解決するための手段〕 すなわち、この発明に係る半導体記憶装置は、単結晶シ
リコンでなる半導体基板上に絶縁層を介してワード線お
よびビット線を形成して第１のＦＲＯＭが形成されるよ
うにすると共に、上記ワード線およびビット線に絶縁層
を介して積層するようにされ、上記ワード線あるいはビ
ット線の一方に接続されるようにして多結晶シリコンに
よる第２のＦＲＯＭが形成されるようにしているもので
ある。

［作用コ 上記のように構成される半導体記憶装置にあっては、１
つの半導体基板上に積層されるようにして複数のＰＲＯ
Ｍが形成されるようになる。そして、特に積層形成され
る多結晶シリコンによるＦＲＯＭにあっては、ＰＮ接合
部が限られた範囲で精度の高い状態で容易に形成される
ようになるものであり、その書き込みエネルギーも充分
に小さなものとすることができ、安定した書き込み動作
が実行される。すなわち、充分に高集積化の目的が達成
できるようになるばかりか、書き込み動作の容易性さら
に信頼性が向上されるようになる接合短絡型のＦＲＯＭ
が得られるようになるものである。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図および第２図は２層接合短絡型のＦＲＯＭの構成
を示しているもので、Ｐ型の単結晶シリコンよりなる半
導体基板１１が使用される。

この半導体基板１１には、その表面にパターンマスクを
形成して、例えばｓｂを拡散してＮ型の埋め込み層１２
が形成される。その後通常のエピタキシ七ル成長技術に
よって、所定の濃度および厚さの設定されるＮ型のコレ
クタ層１３を成長させるものである。

そして、通常のフォトリソグラフィ工程と拡散工程の繰
り返しによって、濃いＰ型のアイソレーション層１４、
Ｐ型のベース層１５、濃い濃度のＮ型エミッタ層工６お
よびこれと同時にコレクタのコンタクト層１７を順次形
成させるようにする。

このように構成された半導体基板１１の表面には、熱酸
化等によって酸化膜１８を絶縁層として形成するもので
あり、この酸化膜１８の上記エミツタ層１Ｂに対応する
部分には開口が形成されるようにしている。そして、こ
の酸化膜１８上に例えばリンを高濃度にドープした多結
晶シリコンを２０００人はど堆積させ、これを通常のフ
ォトリソグラフィ工程によって配線部分を残して除去し
、ビット線となる第１の配線層１９が形成させるように
する。

このように第１の配線層１９が形成されたならば、この
配線層上に例えばＰＳＧを５０００人程堆漬して第１の
層間絶縁層２０を形成するもので、この第１の層間絶縁
層２０には上記酸化膜１８を含む状態でコレクタのコン
タクト層１７に至る開口を形成する。そして、この第１
の層間絶縁層２０上にリンを高濃度にドープした多結晶
シリコン等を堆積し、上記第１の配線層１９と交差する
方向に延びるようになるワード線として使用される第２
の配線層２１を形成する。そして、半導体旦板１１にお
ける第１のＦＲＯＭが構成されるようにしているもので
ある。

このような基板ＰＲＯＭを構成する第２の配線層２１の
上には、さらに第２の層間絶縁層２２が形成されるもの
で、この第２の層間絶縁層２２には上記コレクタのコン
タクト層１７に対応する位置に開口が形成されている。

そして、この第２の層間絶縁層２２の上に多結晶シリコ
ン層２３を、例えば減圧ＣＶＤ法によって１０００〜１
００００人の厚さで堆積させる。例えば、ノンドープの
多結晶シリコンを５０００人程度人程１００％シランを
用いて温度６００℃、圧力０．５Ｔｏｒｒで堆積させる
ようにする。

ここで、上記多結晶シリコン層２３にあっては、上記ワ
ード線となる第２の配線層２１の延びる方向と交差する
方向に延びる所定の領域を除いた部分を、高濃度のＮ型
多結晶シリコン層とするために、Ｎ型不純物であるリン
をイオン注入法によりドープする。この場合、抵抗値を
下げるためリンのドープ量は、Ｎ型領域の濃度がｒｌＸ
１０２０ｃｍう」以上となるように設定することが望ま
しい。引続き上記所定の領域部分に上記同様の方法によ
ってボロンをドーピングし、Ｐ型頭域２３１を形成する
ものである。ここで、上記ボロンのドーズ量は、例えば
Ｐ型頭域２３３の不純物濃度がｒｌＸ１０１７〜Ｉ　Ｘ
　１０’８ｃｍ’　Ｊとなるように設定される。

次ぎに上記多結晶シリコン層２３を、通常のフォトリソ
グラフィ工程によってパターンニングしエツジングして
、上記第１の配線層１９と平行に延びるように設定され
たビット線となる第３の配線層２３２を形成し、さらに
この第３の配線層２３２から上記第２の層間絶縁層２２
に形成した開口部に延びる接続片２３３が形成されるよ
うにする。この場合、上記Ｐ型頭域２３１は、上記接続
片２３３部分で、この接続片２３３の幅方向に延びるよ
うに形成されるようになっているもので、そのＰＮ接合
はその両端で切断されるようになっている。上記エツチ
ング工程では、例えばＳＦ６をエツチングガスとした反
応性イオンエツチング法が用いられる。

このようにしてパターンニングされた多結晶シリコン層
２３は、多結晶シリコンＰＲＯＭとそのビット線を兼用
して構成するようになるもので、第２のＦＲＯＭが第１
のＰＲＯＭのワード線を共用する状態で構成されるよう
になる。

その後は上記多結晶シリコン層２３にドープした不純物
を活性化するために、例えばＮ２の雰囲気中で、温度８
００℃で３０分間程度アニールする。

すなわち、この半導体記憶装置にあっては、通常の単結
晶シリコンからなる半導体基板ｌｌ上に形成するように
したＦＲＯＭの上に、多結晶シリコンＦＲＯＭが積層構
成されるようになる。したがって、平面的に構成される
ＦＲＯＭに比較して集積度が２倍となるものであり、充
分な高集積化が可能となる。

ここで、上記多結晶シリコン層２３によって構成された
ＦＲＯＭへの書き込みは、通常のＰＲＯＭに対する書き
込みと同様に、Ｐ型頭域２３１に対応して形成されるＰ
Ｎ接合部に逆バイアスを加え、アバランシェ降伏させて
接合破壊させることによって行われる。

このように多結晶シリコン層２３に形成されたＰＲＯＭ
のＰＮ接合は、前記したようにエツチングによって両端
が切れた状態となっている。また多結晶シリコン層２３
の厚さは、通常１μｍ以下と非常に薄い状態にあり、こ
のためＰＮ接合長および接合面積が、充分小さくして安
定して設定されるようになる。したがって、書き込み動
作時に使用される書き込みエネルギーは安定して小さな
値とすることができる。しかも、多結晶シリコン層２３
の、下地となる第２の層間絶縁層２２に、例えば５Ｉ０
２等の単結晶シリコンに比較して熱伝導率の低い材料を
用いるようにし、放熱を制限させるようにすることによ
って、上記書き込みのエネルギーはさらに小さくするこ
とができるようになり、高性能な接合短絡型ＦＲＯＭと
することができるものである。

第３図は第１および第２のＦＲＯＭ共に多結晶シリコン
によって１１４成するようにした実施例を示すもので、
単結晶シリコンでなる半導体基板１１の表面に酸化膜に
よる絶縁層２５を形成する。そして、この絶縁膜２５上
に第１の方向に延びるようにしてワード線とされる多結
晶シリコン層２６を形成する。

この第１の多結晶シリコン層２６の上には、第１の層間
絶縁層２７が形成されるもので、この層間絶縁層２７に
は上記第１の多結晶シリコン層２６に対応して開口が形
成されている。そして、この第１の層間絶縁層２７上に
第２の多結晶シリコン層２８が形成されているもので、
この第２の多結晶シリコン層２８は上記第１の多結晶シ
リコン層２Ｇの延びる方向と直角の方向に延びるビット
線に対応する部分が存在し、さらにこのビット線対応部
分から上記開口方向に延びる接続片部が存在する。そし
てこの接続片部にＰ型頭域２８１が設定され、上記層間
絶縁層２７の開口を介して第１の多結晶シリコン層２Ｂ
と接続されるようになっている。すなわち、この多結晶
シリコン層２８によって第１のＰＲＯＭが構成されるよ
うになる。

この第２の多結晶シリコン層２８の上にはさらに第２の
層間絶縁層２９を形成するもので、この第２の層間絶縁
層２９上に第３の多結晶シリコン層３０を形成する。こ
の第３の多結晶シリコン層３０は、上記第２の多結晶シ
リコン層２８と同じパターンで形成されるもので、第２
の層間絶縁層２９に形成した開口を介して第２の多結晶
シリコン層２８に接続され、第１のイ結晶シリコン層２
６によって構成されるワード線が共通に使用されるよう
にしている。

そして、上記第３の多結晶シリコン層３０にＰ型頭域３
０１を形成し、この第３の多結晶シリコン層３０によっ
て第２のＦＲＯＭが構成されるようにしている。

すなわち、この半導体記憶装置にあっては、多結晶シリ
コンＦＲＯＭが２層で構成されるようになっているもの
で、半導体基板１１にアイソレーション領域が不要とな
る。このため、さらに高集積化が可能とされるものであ
る。

第４図はさらに他の実施例を示したもので、半導体基板
１１の表面に絶縁層４１を形成し、この絶縁膜上に多結
晶シリコン層によってビット線４２を形成する。この場
合このビット線４２を構成する多結晶シリコンにはＰ型
不純物をドープし、Ｐ型シリコン層が形成されるように
している。

そして、このビット線４２上には層間絶縁層４３を介し
て、上記ビット４２と交差する方向に延びるワード線４
４が形成されるもので、このワード線４４はＮ型不純物
・こ・ドープしたＮ型多結晶シリコンによって構成され
るようにする。この場合、上記層間絶縁層４３のビット
線４２とワード線４４との交差部分にはそれぞれ開口が
形成されるもので、この開口部でピッド線４２を構成す
るＰ型子結晶シリコンとワード線４４を構成するＮ型多
結晶シリコンとの接合部が形成されるようにしている。

すなわち、このそれぞれ多結晶シリコンによって構成さ
れたビット線４２およびワード線４４によって、第１の
多結晶シリコンＰＲＯＭが構成されるようになる。

上記ワード線４４上には、さらに上記交差部に対応して
開口の形成される層間絶縁層４５を形成し、この層間絶
縁層４５上に上記ワード線４４と平行にした他のワード
線４６を形成する。このワード線４ＢはＰ型の多結晶シ
リコンによって構成されるもので、上記層間絶縁層４５
の開口部でＮ型多結晶シリコンで構成されるワード線４
４と接合され、ＰＮ接合が形成されるようにしている。

したがって、このＰ型多結晶シリコンによって構成され
たワード線４Ｂによってビット線４２を兼用した第２の
多結晶シリコンＰ　ＲＯＩｖｌが構成されるようになる
。

したがって、このように構成される半導体記憶装置にあ
っては、それぞれＰ型およびＮ型の多結晶シリコン層の
積層構造によってＰＮ接合が形成されるものであり、特
定されるコンタクト部分でＰＮ接合が積層構成されるよ
うになる。そして、多層接合短絡型のＦＲＯＭが高集積
で構成されるようになり、特に接合面積の均一化が高精
度で実行できるようになって、安定した書き込み特性が
容易に設定できるものである。

尚、実施例では特に示されていないが、実施例で示され
た構造をさらに積層することも可能であり、さらに多層
化してＰＲＯＭを構成することができるものである。

［発明の効果］ 以上のようにこの発明に係る半導体記憶装置にあっては
、多結晶シリコンによって多層構造の複数の接合短絡型
ＦＲＯＭが構成されるようになるものであり、限られた
半導体基板の面積を有効に利用してその集積度が効果的
に向上されるものである。さらにこの接合短絡型ＦＲＯ
Ｍにあっては、ＰＮ接合の面積を充分小さくして高精度
に構成することができるものであり、書き込みエネルギ
ーを小さくすることができるものである。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る接合短絡型ＦＲＯＭ
の１つの記憶素子部を説明する平面図、第２図は上記第
１図の■−■線部分に対応する断面構成図、第３図およ
び第４図はそれぞれこの発明の他の実施例を説明する一
部を切り欠いて示した構成図である。 １１・・・単結晶シリコン半導体基板、１８・・・酸化
膜（絶縁層）、１９・・・第１の配線層、２０・・・第
１の層間絶縁層、２１・・・第２の配線層、２２・・・
第２の層間絶縁層、２３．２６．２８．２９．４２．４
４．４６・・・多結晶シリコン層。 出願人代理人　弁理士　鈴　江　武　彦第１図 第２図　　　１１

Claims (4)

【特許請求の範囲】
1. （１）単結晶半導体基板と、 この半導体基板上に絶縁層を介して形成されたワード線
   およびビット線によって構成された第１のＰＲＯＭと、 この第１のＰＲＯＭ上に層間絶縁層を介して積層形成さ
   れ、上記ワード線あるいはビット線の一方に共通接続さ
   れ、さらにビット線あるいはワード線の一方を形成する
   ようになる多結晶シリコンによって構成される接合短絡
   型である第２のＰＲＯＭとを具備し、 ワード線あるいはビット線の一方を共通にした第１およ
   び第２のＰＲＯＭが積層形成されるようにしたことを特
   徴とする半導体記憶装置。
2. （２）上記第１のＰＲＯＭは、上記半導体基板に形成さ
   れたＰＮ接合部を用いて構成された基板接合短絡型ＰＲ
   ＯＭで構成されるようにした特許請求の範囲第１項記載
   の半導体記憶装置。
3. （３）上記第１のＰＲＯＭは、上記半導体基板上に絶縁
   層を介して形成された多結晶シリコンによって構成され
   、この多結晶シリコンは上記第２のＰＲＯＭを構成する
   多結晶シリコンと接続されて、さらに上記第１および第
   ２のＰＲＯＭは共通に使用されるワードあるいはビット
   線の一方に接続されるようにした特許請求の範囲第１項
   記載の半導体記憶装置。
4. （４）上記第１のＰＲＯＭは、上記半導体基板上に絶縁
   層を介して第１の方向に延びるように形成した複数の線
   からなる第１の導電型の第１の多結晶シリコン層と、こ
   の第１のシリコン層と交差する第２の方向に延びるよう
   に絶縁層を介して形成され上記第１の多結晶シリコン層
   とその交差部で接合されるようにした複数の線からなる
   第２の導電型の第２の多結晶シリコン層とによつて構成
   され、上記第２のＰＲＯＭは、上記第２の多結晶シリコ
   ン層と交差するように絶縁層を介して積層され上記交差
   部で第２の多結晶シリコン層と接合されるようにした複
   数の線からなる第１の導電型の第３の多結晶シリコン層
   によって構成されるようにした特許請求の範囲第１項記
   載の半導体記憶装置。