JPS61142816A - パルス幅制御回路 - Google Patents
パルス幅制御回路Info
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- JPS61142816A JPS61142816A JP59264497A JP26449784A JPS61142816A JP S61142816 A JPS61142816 A JP S61142816A JP 59264497 A JP59264497 A JP 59264497A JP 26449784 A JP26449784 A JP 26449784A JP S61142816 A JPS61142816 A JP S61142816A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は光プリンタ、サーマルプリンタ、液晶プリンタ
などの発光または印字素子駆動回路の発光または印字素
子の駆動パルス幅制御回路に関するものである。
などの発光または印字素子駆動回路の発光または印字素
子の駆動パルス幅制御回路に関するものである。
（従来の技術）
光ゾリンタの場合、発光素子（例えばＬＥＤ ）を１２
８個程度モノリシックに集積化した発光素子アレイ（例
えばＬＥＤアレイ）を複数個用いることにより、光プリ
ンタの光源とすることができる。
８個程度モノリシックに集積化した発光素子アレイ（例
えばＬＥＤアレイ）を複数個用いることにより、光プリ
ンタの光源とすることができる。
このようなＬＥＤアレイは製造ロットの相違等により輝
度特性が異なシ、又同一特性のものを選択することも困
難である。そして発光素子をドライブするドライブ回路
も、集積回路で実現する場合ドライブ特性（オン電圧、
オン抵抗９発光素子の電流制限用シリーズ抵抗）が異な
り発光素子の輝度に影響を与え、補正をしない状態では
、印字の濃淡ムラが発生し、実用的なプリンタにならな
い。
度特性が異なシ、又同一特性のものを選択することも困
難である。そして発光素子をドライブするドライブ回路
も、集積回路で実現する場合ドライブ特性（オン電圧、
オン抵抗９発光素子の電流制限用シリーズ抵抗）が異な
り発光素子の輝度に影響を与え、補正をしない状態では
、印字の濃淡ムラが発生し、実用的なプリンタにならな
い。
この欠点を補正するだめに、各発光素子への通電時間を
制御することによシ、光プリンタの感光体に与える光量
を均一とし、輝度特性を揃える場合と同一の効果を得る
方法がある（例えば、実願昭５４−１１３９９６．実願
昭５８−２５０２４）。
制御することによシ、光プリンタの感光体に与える光量
を均一とし、輝度特性を揃える場合と同一の効果を得る
方法がある（例えば、実願昭５４−１１３９９６．実願
昭５８−２５０２４）。
第２図に従来の光プリンタのＬＥＤ素子駆動回路を示す
。第２図において１は各画素の印字をオン・オフ制御す
る画素データ、２は画素データ入力回路、３□〜３ｎは
画素データ入力回路の出力、４は複数ピッ）Ｘｎ個の発
光時間調整量の記憶メモリ、５□〜５ｎは発光時間調整
量メモリの出力で比較回路１０□〜１０ｎの一方の入力
Ａに接続されている。６はカウンタ８のカウントクロッ
クで、比較回路内のコン・ぐレータ出力のハザードを除
去するために設けたＪ −Ｋ Ｆ／Ｆのクロック端子に
も接続されている。７は前記カウンタ８と比較回路内の
Ｊ −Ｋ Ｆ／Ｆの初期設定用プリセット・クルスで、
カウンタ８のプリセット端子とＪ −Ｋ Ｆ／ＦのＪ端
子に接続されている。カウンタ８は一方向のアップカウ
ンタで構成されており、通常複数ビットからなるバイナ
リ−カウンタが使用され、９は前記カウンタ８の出力で
比較回路１０１〜１０ｎの他方の入力Ｂに接続されてい
る。比較回路の出力１１１〜ｌｌｎは、ダート回路１３
□〜１３ｎの入力に、１２は全画素の印字オン・オフを
制御するイネーブル信号で前記ダート回路１３□〜１３
ｎの入力に接続されている。１４１〜１４ｎは各ダート
回路１３１〜１３ｎの出力、１５１〜１５ｎは発光素子
のドライブ回路、１６１〜１６ｎは前記ドライブ回路の
出力、１７１〜１７ｎはＬＥＤアレイの発光素子であシ
、１８の点線内が通電時間を制御するための）Ｊ？ルス
幅制御回路である。
。第２図において１は各画素の印字をオン・オフ制御す
る画素データ、２は画素データ入力回路、３□〜３ｎは
画素データ入力回路の出力、４は複数ピッ）Ｘｎ個の発
光時間調整量の記憶メモリ、５□〜５ｎは発光時間調整
量メモリの出力で比較回路１０□〜１０ｎの一方の入力
Ａに接続されている。６はカウンタ８のカウントクロッ
クで、比較回路内のコン・ぐレータ出力のハザードを除
去するために設けたＪ −Ｋ Ｆ／Ｆのクロック端子に
も接続されている。７は前記カウンタ８と比較回路内の
Ｊ −Ｋ Ｆ／Ｆの初期設定用プリセット・クルスで、
カウンタ８のプリセット端子とＪ −Ｋ Ｆ／ＦのＪ端
子に接続されている。カウンタ８は一方向のアップカウ
ンタで構成されており、通常複数ビットからなるバイナ
リ−カウンタが使用され、９は前記カウンタ８の出力で
比較回路１０１〜１０ｎの他方の入力Ｂに接続されてい
る。比較回路の出力１１１〜ｌｌｎは、ダート回路１３
□〜１３ｎの入力に、１２は全画素の印字オン・オフを
制御するイネーブル信号で前記ダート回路１３□〜１３
ｎの入力に接続されている。１４１〜１４ｎは各ダート
回路１３１〜１３ｎの出力、１５１〜１５ｎは発光素子
のドライブ回路、１６１〜１６ｎは前記ドライブ回路の
出力、１７１〜１７ｎはＬＥＤアレイの発光素子であシ
、１８の点線内が通電時間を制御するための）Ｊ？ルス
幅制御回路である。
第３図は第２図のＬＥＤアレイ素子駆動回路のタイムチ
ャートである一０第２図の動作を第３図を用いて説明す
る。１２はイネーブル信号で、この信号が”Ｈ”レベル
になると印字可能な状態となる。
ャートである一０第２図の動作を第３図を用いて説明す
る。１２はイネーブル信号で、この信号が”Ｈ”レベル
になると印字可能な状態となる。
６は連続したクロックツにルスで、カウンタ８と比較回
路１０□〜１０ｎ内のＪ−にフリラグフロップ回路（以
下Ｊ −Ｋ Ｆ／１１’と記す）は本りロノクツＪ？ル
スの後縁でトリガーされる。今仮に発光時間調整量メモ
リ出力５１〜５ｎの調整範囲を１〜３１とし、５１の調
整量を１、同じ（５ｎの調整量を３１、カウンタ８のカ
ウント範囲を１〜３１、と条件設定して説明する。
路１０□〜１０ｎ内のＪ−にフリラグフロップ回路（以
下Ｊ −Ｋ Ｆ／１１’と記す）は本りロノクツＪ？ル
スの後縁でトリガーされる。今仮に発光時間調整量メモ
リ出力５１〜５ｎの調整範囲を１〜３１とし、５１の調
整量を１、同じ（５ｎの調整量を３１、カウンタ８のカ
ウント範囲を１〜３１、と条件設定して説明する。
７のプリセット信号が“°Ｈ＃になり、６のクロック・
ぐルスが入ると、第３図ａのポイントでカウンタ８はプ
リセットされその出力９はカウント値＝１となり、比較
回路出力１１１〜ｌｌｎは一斉に”Ｈ”レベルとなる。
ぐルスが入ると、第３図ａのポイントでカウンタ８はプ
リセットされその出力９はカウント値＝１となり、比較
回路出力１１１〜ｌｌｎは一斉に”Ｈ”レベルとなる。
１１１の出力について見ると、この時比較回路１０１の
コンツクレータ出力Ｂ＝Ａは°゛Ｈ”となっておシこの
信号がＪ −Ｋ Ｆ／Ｆのに端子に入力しているのでプ
リセット後１見目のクロックパルスでＪ −Ｋ Ｆ／′
Ｆはポイントｂでリセットされる。ｌｌｎの出力につい
て見ると、比較回路１０ｎのコンパレータ出力Ｂ＝Ａは
カウント８のカウントが進みカウント＝３１になった時
点で”Ｈ”となり、プリセット後３１見目のクロックパ
ルスでＪ −Ｋ Ｆ／ＦがポイントＣでリセットされる
。
コンツクレータ出力Ｂ＝Ａは°゛Ｈ”となっておシこの
信号がＪ −Ｋ Ｆ／Ｆのに端子に入力しているのでプ
リセット後１見目のクロックパルスでＪ −Ｋ Ｆ／′
Ｆはポイントｂでリセットされる。ｌｌｎの出力につい
て見ると、比較回路１０ｎのコンパレータ出力Ｂ＝Ａは
カウント８のカウントが進みカウント＝３１になった時
点で”Ｈ”となり、プリセット後３１見目のクロックパ
ルスでＪ −Ｋ Ｆ／ＦがポイントＣでリセットされる
。
第３図区間ｄでは画素データ３１と３ｎは共にＨ”であ
るのでデート回路１３□と１３ｎが共にオンとなシトラ
イブ回路１５□と１５ｎが共にオンし、第２図１６１と
１６ｎの如＜ＬＥＤ素子をドライブする。区間ｅでは、
画素データがＬ＃となっているのでドライブ回路出力１
６□と１６ｎは共にオフ状態であるのでＬＥＤはドライ
ブされない。
るのでデート回路１３□と１３ｎが共にオンとなシトラ
イブ回路１５□と１５ｎが共にオンし、第２図１６１と
１６ｎの如＜ＬＥＤ素子をドライブする。区間ｅでは、
画素データがＬ＃となっているのでドライブ回路出力１
６□と１６ｎは共にオフ状態であるのでＬＥＤはドライ
ブされない。
区間ｄまたはｅが１ライン分の画素の印字サイクルであ
る。
る。
以上の如く第２図の従来回路では各ＬＥＤ素子１２□〜
１７ｎに対応した発光時間調整量５□〜５ｎとカウンタ
８のカウント出力９を比較回路１０１〜１０ｎでそれぞ
れ比較し、調整量５□〜５ｎに応じた）４ルス幅を比較
回路から出力し、この出力１１１〜Ｉｌｎと画素データ
３１〜３ｎをダート回路１３１〜１３ｎで論理をとシ、
ドライブ回路でＬＥＤ素子をドライブしてＬＥＤ素子の
通電時間制御を行っている。
１７ｎに対応した発光時間調整量５□〜５ｎとカウンタ
８のカウント出力９を比較回路１０１〜１０ｎでそれぞ
れ比較し、調整量５□〜５ｎに応じた）４ルス幅を比較
回路から出力し、この出力１１１〜Ｉｌｎと画素データ
３１〜３ｎをダート回路１３１〜１３ｎで論理をとシ、
ドライブ回路でＬＥＤ素子をドライブしてＬＥＤ素子の
通電時間制御を行っている。
（発明が解決しようとする問題点）
この第２図の回路は発光素子の通電時間制御のパルス幅
そのものは問題ないが、第３図１６□と１６ｎの如くド
ライブ波形がポイントａを基準として立上シあるポイン
ト（ｂとＣ）で立下るようになっておシ、ドライブ波形
の中心が第３図ｇとｈの如く差が発生する。このため光
プリンタの如き感光ドラムが回転し高速印字を行う場合
、第４図の如く各印字画素の中心位置に長さｔだけ差が
発生し、この差は調整量によって異なるが調整量１の画
素と調整量３１の画素の場合が最大となる。
そのものは問題ないが、第３図１６□と１６ｎの如くド
ライブ波形がポイントａを基準として立上シあるポイン
ト（ｂとＣ）で立下るようになっておシ、ドライブ波形
の中心が第３図ｇとｈの如く差が発生する。このため光
プリンタの如き感光ドラムが回転し高速印字を行う場合
、第４図の如く各印字画素の中心位置に長さｔだけ差が
発生し、この差は調整量によって異なるが調整量１の画
素と調整量３１の画素の場合が最大となる。
グリンタはこの印字画素を最小単位として文字とか記号
などを印字するため、第２図の従来回路では画素の中心
位置にバラツキが発生し、印字品質を低下させる欠点を
有していた。
などを印字するため、第２図の従来回路では画素の中心
位置にバラツキが発生し、印字品質を低下させる欠点を
有していた。
図は省略するが、第２図のカウンタ８をダウンカウンタ
に変更し、カウンタ８のプリセット値を３１とし、比較
回路内のコンパレータ出力Ｂ＝ＡをＪ −Ｋ Ｆ／Ｆの
Ｊ端子に、カウンタ８のカウント二〇のデコード出力を
Ｊ −Ｋ Ｆ／′Ｆのに端子に接続することによシ、第
２図と同様の発光素子の駆動パルス幅制御回路を実現で
きる。但しドライブ波形はコンＡ’レータ出力Ｂ＝Ａが
’Ｈ”になった時から立上りカウンタ８がカウント二〇
になると全ての出力が立下るようになシ、この回路構成
でも印字画素の中心に差が発生する欠点を有している。
に変更し、カウンタ８のプリセット値を３１とし、比較
回路内のコンパレータ出力Ｂ＝ＡをＪ −Ｋ Ｆ／Ｆの
Ｊ端子に、カウンタ８のカウント二〇のデコード出力を
Ｊ −Ｋ Ｆ／′Ｆのに端子に接続することによシ、第
２図と同様の発光素子の駆動パルス幅制御回路を実現で
きる。但しドライブ波形はコンＡ’レータ出力Ｂ＝Ａが
’Ｈ”になった時から立上りカウンタ８がカウント二〇
になると全ての出力が立下るようになシ、この回路構成
でも印字画素の中心に差が発生する欠点を有している。
本発明の目的は、各発光素子もしくは各印字素子の通電
時間制御を行うとともに、１ラインの通電時間の中心を
そろえることによシ、各発光素子または各印字素子に対
応する印字画素の中心をそろえ、高品質の印字が実現で
きるノｅルス幅制御回路を提供することにある。
時間制御を行うとともに、１ラインの通電時間の中心を
そろえることによシ、各発光素子または各印字素子に対
応する印字画素の中心をそろえ、高品質の印字が実現で
きるノｅルス幅制御回路を提供することにある。
（問題点を解決するだめの手段）
本発明の特徴は発光素子または印字素子の発光まだは通
電時間をカウントするアップダウンカウンタと、当該カ
ウンタのアップダウン出力と前記発光素子又は印字素子
の発光又は通電時間調整量とを比較する複数の比較回路
とから構成され、前記比較回路の各出力をパルス出力と
し、前記発光又は通電時間調整量に対応し、且つある時
間点を中心にして通電時間制御を行うことを特徴とした
駆動パルス幅制御回路にある。
電時間をカウントするアップダウンカウンタと、当該カ
ウンタのアップダウン出力と前記発光素子又は印字素子
の発光又は通電時間調整量とを比較する複数の比較回路
とから構成され、前記比較回路の各出力をパルス出力と
し、前記発光又は通電時間調整量に対応し、且つある時
間点を中心にして通電時間制御を行うことを特徴とした
駆動パルス幅制御回路にある。
（作 用）
以上の構成によシ、発光又は印字素子の駆動パルス幅制
御用カウンタに従来のアップ又はダウンの一方向のみの
カウンタをアップダウンカウンタに変更することにより
、印字画素の中心位置を均一にすることが可能であるの
で、高印字品質を実現することができる。
御用カウンタに従来のアップ又はダウンの一方向のみの
カウンタをアップダウンカウンタに変更することにより
、印字画素の中心位置を均一にすることが可能であるの
で、高印字品質を実現することができる。
（実施例）
第１図に本発明の第１の実施例である光プリンタのＬＥ
Ｄアレイ素子の駆動回路、第５図は第１図の本発明のパ
ルス幅制御回路の動作原理の説明図であり、第６図は第
１図のタイムチャートである。
Ｄアレイ素子の駆動回路、第５図は第１図の本発明のパ
ルス幅制御回路の動作原理の説明図であり、第６図は第
１図のタイムチャートである。
第１図中本発明の構成部分は１９の点線内である。
まず第１図、５図、６図を用いて第１の実施例の説明を
行う。第１図と第２図との相違点は、２点有り、まず１
点はカウンタ８が従来例の第２図では、アップカウンタ
であるが本発明の第１図では、アップ・ダウンカウンタ
となっている点と、他の１点は１０□〜１０ｎの比較回
路のコンパレータ出力Ｂ＝ＡがＢ（ＡとなりＪ −Ｋ
Ｆ／’ＦがＤ形フリップフロッゾ回路（以下Ｄ−φと記
す）となり、コンＡ’レータ出力Ｂ（ＡがＤ −Ｆ／Ｆ
のＤ端子に、プリセット人カフがＤ −Ｆ／Ｆのリセッ
ト端子Ｒに接続されている点で、その他の回路は従来例
の第２図と同一である。比較回路内のＤ −Ｆ／ｌｒは
コンパレータ出力Ｂ（Ａのハデードを除去するための波
形整形回路であシ、クロ、ツク）Ｊ？ルス６の後縁でト
リガーされるようになっている。信号の接続について見
ると、発光時間調整量出力５、〜５ｎは比較回路１０．
〜１０ｎの入力Ａにそれぞれ入力しており、アップ・ダ
ウンカウンタ８の出力９は、比較回路１０□〜１０ｎの
入力Ｂに接続されている。更にクロックパルス６はアッ
プ・ダウンカウンタ８のクロック端子と比較回路のＤ−
ル今゛のクロック端子に、７のプリセット信号は前記カ
ウンタ８のプリセット端子Ｐと、前記Ｄ−Ｆ／Ｆのリセ
ット端子Ｒに接続されている。
行う。第１図と第２図との相違点は、２点有り、まず１
点はカウンタ８が従来例の第２図では、アップカウンタ
であるが本発明の第１図では、アップ・ダウンカウンタ
となっている点と、他の１点は１０□〜１０ｎの比較回
路のコンパレータ出力Ｂ＝ＡがＢ（ＡとなりＪ −Ｋ
Ｆ／’ＦがＤ形フリップフロッゾ回路（以下Ｄ−φと記
す）となり、コンＡ’レータ出力Ｂ（ＡがＤ −Ｆ／Ｆ
のＤ端子に、プリセット人カフがＤ −Ｆ／Ｆのリセッ
ト端子Ｒに接続されている点で、その他の回路は従来例
の第２図と同一である。比較回路内のＤ −Ｆ／ｌｒは
コンパレータ出力Ｂ（Ａのハデードを除去するための波
形整形回路であシ、クロ、ツク）Ｊ？ルス６の後縁でト
リガーされるようになっている。信号の接続について見
ると、発光時間調整量出力５、〜５ｎは比較回路１０．
〜１０ｎの入力Ａにそれぞれ入力しており、アップ・ダ
ウンカウンタ８の出力９は、比較回路１０□〜１０ｎの
入力Ｂに接続されている。更にクロックパルス６はアッ
プ・ダウンカウンタ８のクロック端子と比較回路のＤ−
ル今゛のクロック端子に、７のプリセット信号は前記カ
ウンタ８のプリセット端子Ｐと、前記Ｄ−Ｆ／Ｆのリセ
ット端子Ｒに接続されている。
第５図で通電時間制御即ち・ぐルス幅制御の原理を説明
する。まずアップ・ダウンカウンタはプリセット信号７
でカウント＝ｍとなり、プリセット信号がなくなるとカ
ウント二〇までカウントダウンし、更にカウント二〇か
らｍまでカウントアツプして行き、ｍになるとカウント
ストップし、次のプリセット信号７がくるまでこの状態
を保持する。これが１サイクルである。第５図に前記カ
ウンタ８のカウント出力の状態を示している、この１サ
イクルの動作でコンツクレータ出力Ｂ（Ａは第５図の如
く発光時間調整量Ａよシカラント値Ｂが小さい即ちＢ（
Ａの区間“Ｈ”レベルとなるように動作する。アップ・
ダウンカウンタは一定のダウン→アップのカウント動作
をするだけであるが、前記調整量Ａを１〜ｍまで変化さ
せるとコンパレータ出力Ｂ（Ａが変化し、前記調整量Ａ
に比例してコン・ぐレータ出力Ｂ（Ａが変化し、かつカ
ウント−〇の点を中心にして左右対称のパルスとなるこ
とが理解できる。
する。まずアップ・ダウンカウンタはプリセット信号７
でカウント＝ｍとなり、プリセット信号がなくなるとカ
ウント二〇までカウントダウンし、更にカウント二〇か
らｍまでカウントアツプして行き、ｍになるとカウント
ストップし、次のプリセット信号７がくるまでこの状態
を保持する。これが１サイクルである。第５図に前記カ
ウンタ８のカウント出力の状態を示している、この１サ
イクルの動作でコンツクレータ出力Ｂ（Ａは第５図の如
く発光時間調整量Ａよシカラント値Ｂが小さい即ちＢ（
Ａの区間“Ｈ”レベルとなるように動作する。アップ・
ダウンカウンタは一定のダウン→アップのカウント動作
をするだけであるが、前記調整量Ａを１〜ｍまで変化さ
せるとコンパレータ出力Ｂ（Ａが変化し、前記調整量Ａ
に比例してコン・ぐレータ出力Ｂ（Ａが変化し、かつカ
ウント−〇の点を中心にして左右対称のパルスとなるこ
とが理解できる。
次に第６図のタイムチャートｉ用いて本発明の・ぐルス
幅制御回路第１図の動作説明を行う。今アップ・ダウン
カウンタ８のカウント範囲３１〜０゜０〜３１とし、発
光時間調整量をＯ〜３１．調整量出力５１を１．同じく
調整量出力５ｎを３１と仮定して説明する。第６図の１
２はイネーブル信号で′Ｈ”レベルで印字可能となる。
幅制御回路第１図の動作説明を行う。今アップ・ダウン
カウンタ８のカウント範囲３１〜０゜０〜３１とし、発
光時間調整量をＯ〜３１．調整量出力５１を１．同じく
調整量出力５ｎを３１と仮定して説明する。第６図の１
２はイネーブル信号で′Ｈ”レベルで印字可能となる。
ノリセット信号７でアップ・ダウンカウンタ８はカウン
ト＝３１にプリセットされ、次にカウントクロック６が
くると３１から０までカウントダウンして行き、更に０
から３１までカウントアツプし、カウント３１でカウン
トストップとなシ、次のプリセット信号がくるまでスト
ップ状態となる。比較回路１０１のコンパレータ出力Ｂ
ＡＡはダウンカウントでカウント二〇からアップカウン
トでカウント２０の２クロック周期の時間″′Ｈ”レベ
ルとなシ、比較回路出力１１１は第６図の如くコンツク
レータ出力Ｂ（Ａより１クロツク遅れた波形となる。も
う一方の比較回路１０ｎのコン／４’レータ出力Ｂ＜Ａ
は、ダウンカウント＝３０からアップカウンタでカウン
ト＝３０までの６２クロック周期の時間“Ｈ”レベルと
なり、この比較回路出力１１ｎはコンツクレータ出力よ
り１クロツク遅れた波形となる。
ト＝３１にプリセットされ、次にカウントクロック６が
くると３１から０までカウントダウンして行き、更に０
から３１までカウントアツプし、カウント３１でカウン
トストップとなシ、次のプリセット信号がくるまでスト
ップ状態となる。比較回路１０１のコンパレータ出力Ｂ
ＡＡはダウンカウントでカウント二〇からアップカウン
トでカウント２０の２クロック周期の時間″′Ｈ”レベ
ルとなシ、比較回路出力１１１は第６図の如くコンツク
レータ出力Ｂ（Ａより１クロツク遅れた波形となる。も
う一方の比較回路１０ｎのコン／４’レータ出力Ｂ＜Ａ
は、ダウンカウント＝３０からアップカウンタでカウン
ト＝３０までの６２クロック周期の時間“Ｈ”レベルと
なり、この比較回路出力１１ｎはコンツクレータ出力よ
り１クロツク遅れた波形となる。
このように比較回路出力１１１〜ｌｌｎは中心点ｊを中
心に左右対称の波形となり、ダウンあるいはアップカウ
ンタにおいてそれぞれ発光時間調整量の値と等しいクロ
ックツ４ルス数となシ、波形全体で見ると発光時間調整
量の値の２倍のクロックパルス数の波形を次段のデート
回路１３、〜１３ｎに出力する。第６図のｉ −ｋ点ま
でが１ライレの画素を印字する１サイクルの駆動パルス
幅制御動作となっており、画素データ３□と３ｎは共に
Ｈ″であるので１６□と１６ｎの如くこの波形の＋ａＨ
”レベル時間ＬＥＤ素子がドライブされ発光する。
心に左右対称の波形となり、ダウンあるいはアップカウ
ンタにおいてそれぞれ発光時間調整量の値と等しいクロ
ックツ４ルス数となシ、波形全体で見ると発光時間調整
量の値の２倍のクロックパルス数の波形を次段のデート
回路１３、〜１３ｎに出力する。第６図のｉ −ｋ点ま
でが１ライレの画素を印字する１サイクルの駆動パルス
幅制御動作となっており、画素データ３□と３ｎは共に
Ｈ″であるので１６□と１６ｎの如くこの波形の＋ａＨ
”レベル時間ＬＥＤ素子がドライブされ発光する。
第６図のに−を区間では画素データ３□〜３ｎは共に′
″Ｌ”であるのでＬＥＤ素子はドライブされない。
″Ｌ”であるのでＬＥＤ素子はドライブされない。
本実施例での駆動・ぐルス幅制御のステップ数は、アッ
プ・ダウンカウンタ８のカウント範囲と発光時間調整量
５□〜５ｎの設定範囲とで決定され、このカウンタ８と
調整量は通常コード化され、ノぐイナリーコードを使用
するとカウンタ８とメモリ４のビット数が少なくなり有
効である。そして駆動ツク／’ ス幅ｆ） 分解能ハク
ロックハルス６の”ルス周期によシ任意に決定できる。
プ・ダウンカウンタ８のカウント範囲と発光時間調整量
５□〜５ｎの設定範囲とで決定され、このカウンタ８と
調整量は通常コード化され、ノぐイナリーコードを使用
するとカウンタ８とメモリ４のビット数が少なくなり有
効である。そして駆動ツク／’ ス幅ｆ） 分解能ハク
ロックハルス６の”ルス周期によシ任意に決定できる。
更に第１図の比較回路＋ｉ：ｒンノ母レークレータコン
パレータ出力Ｂ＜ＡトＤ −Ｆ／Ｔ 、同期用クロック
ツ臂ルス６．リセット用プリセットハルスフから構成さ
れているが、アップ・ダウンカウンタ８の構成と発光時
間調整量の値を変えることによシ、比較回路の内部回路
は他の構成でも実現可能なことは云うまでもない。
パレータ出力Ｂ＜ＡトＤ −Ｆ／Ｔ 、同期用クロック
ツ臂ルス６．リセット用プリセットハルスフから構成さ
れているが、アップ・ダウンカウンタ８の構成と発光時
間調整量の値を変えることによシ、比較回路の内部回路
は他の構成でも実現可能なことは云うまでもない。
第７図を用いて本発明の第１実施例の効果について説明
する。第７図の２１１はＬＥＤ素子１７１による印字画
素、２１ｎはＬＥＤ素子Ｊ７ｎによる印字画素の位置を
示している。第７図１とｎの如く中心位置が均一な印字
を行うことができる。
する。第７図の２１１はＬＥＤ素子１７１による印字画
素、２１ｎはＬＥＤ素子Ｊ７ｎによる印字画素の位置を
示している。第７図１とｎの如く中心位置が均一な印字
を行うことができる。
次に、第８図に本発明による第２の実施例の階調付サー
マルヘッドの駆動回路を示す。第８図のサーマルヘッド
の階調付駆動回路の実施例のうち、本発明の構成部分は
１９の点線内である。２７□〜２７ｎはサーマルヘッド
の発熱体１５□〜１５ｎは前記発熱体のドライブ回路、
２０は印字時間調整量即ち階調データ入力、４は前記階
調データの一時記憶メモリで、その他は第１の実施例と
同じである。ドライブ回路は１５１〜１５ｎのＮＰＮト
ランノスタがオンした時に＋Ｖ電源から発熱体に電流が
流れ、発熱体が発熱し印字紙に印字するようになってい
る。階調方法は発熱体の通電時間制御、即ちパルス幅制
御で行う方法がある。
マルヘッドの駆動回路を示す。第８図のサーマルヘッド
の階調付駆動回路の実施例のうち、本発明の構成部分は
１９の点線内である。２７□〜２７ｎはサーマルヘッド
の発熱体１５□〜１５ｎは前記発熱体のドライブ回路、
２０は印字時間調整量即ち階調データ入力、４は前記階
調データの一時記憶メモリで、その他は第１の実施例と
同じである。ドライブ回路は１５１〜１５ｎのＮＰＮト
ランノスタがオンした時に＋Ｖ電源から発熱体に電流が
流れ、発熱体が発熱し印字紙に印字するようになってい
る。階調方法は発熱体の通電時間制御、即ちパルス幅制
御で行う方法がある。
第８図に記載のパルス幅制御回路全体の動作説明は第１
図の本発明の第１の実施例とドライブ回路１５１〜１５
ｎとＬＥＤ素子１７１〜１７ ｎが発熱体２７１〜２７
ｎに変りそれに画素データ１と画素データ入力回路２と
３、〜３ｎの出力が削除となっているが、基本動作は同
じであるので省略する。第１図に記載の第１の実施例は
光プリンタ駆動回路であシ、目的は各ＬＥＤ素子の輝度
特性のバラツキとドライブ回路のバラツキ補正のため、
各ＬＥＤ素子の通電時間を夫々制御しているが、第８図
記載の第２の実施例では、バラツキ補正ではなく印字の
階調を行うための駆動回路例である。
図の本発明の第１の実施例とドライブ回路１５１〜１５
ｎとＬＥＤ素子１７１〜１７ ｎが発熱体２７１〜２７
ｎに変りそれに画素データ１と画素データ入力回路２と
３、〜３ｎの出力が削除となっているが、基本動作は同
じであるので省略する。第１図に記載の第１の実施例は
光プリンタ駆動回路であシ、目的は各ＬＥＤ素子の輝度
特性のバラツキとドライブ回路のバラツキ補正のため、
各ＬＥＤ素子の通電時間を夫々制御しているが、第８図
記載の第２の実施例では、バラツキ補正ではなく印字の
階調を行うための駆動回路例である。
（発明の効果）
以上述べた如く本発明によれば発光または印字素子の駆
動パルス幅制御用カウンタに従来のアラ７″またはダウ
ンの一方向のみのカウンタを、アップ・ダウンカウンタ
に変更することにより印字画素の中心位置を均一にする
ことが可能であるので高印字品質が実現でき、しかも本
発明の回路はデジタル回路であるので、高集積回路化に
適しておシ、発光素子などのバラツキ補正の人手による
調整工数をなくする効果もあるので、高印字品質の光プ
リンタ、更に階調骨のサーマルプリンタや液晶プリンタ
などの駆動Ａ？ルス幅制御回路に応用できる。
動パルス幅制御用カウンタに従来のアラ７″またはダウ
ンの一方向のみのカウンタを、アップ・ダウンカウンタ
に変更することにより印字画素の中心位置を均一にする
ことが可能であるので高印字品質が実現でき、しかも本
発明の回路はデジタル回路であるので、高集積回路化に
適しておシ、発光素子などのバラツキ補正の人手による
調整工数をなくする効果もあるので、高印字品質の光プ
リンタ、更に階調骨のサーマルプリンタや液晶プリンタ
などの駆動Ａ？ルス幅制御回路に応用できる。
第１図は本発明の第１ρ実施例のＬＥＤ素子駆動回路の
回路図、第２図は従来の光プリンタのＬＥＤ素子駆動回
路の回路図、第３図は第２図のＬＥＤ素子駆動回路の動
作を示すタイムチャート、第４図は従来のＬＥＤ素子駆
動回路における印字画素の位置を示す図、第５歯は第１
図の本発明の実施例の・ぐルス幅制御の原理の説明図、
第６図は本発明の第１の実施例の回路図の動作を示すタ
イムチャート、第７図は本発明における印字画素の位置
を示す図、第８図は本発明の第２の実施例の階調付サー
マルヘッドの駆動回路例の回路図を示している。 １・・・画素データ入力、２・・・画素データ入力回路
、３１〜３ｎ・・・画素データ入力回路の出力、４・・
・発光時間調整量または階調データのメモリ、５１〜５
ｎ・・・発光時間調整量または階調データメモリの出力
、６・・・カウントクロック、７・・・プリセットパル
ス、８・・・アップカウンタまたはアップ・ダウンカウ
ンタ、９・・・アップまたはアップ・ダウンカウンタの
出力、１０１〜１０ｎ・・・比較回路、１１１〜ｌｌｎ
・・・比較回路の出力、１２・・・印字イネーブル信号
入力、１３１〜１３ｎ・・・タート回路、１４□〜１４
ｎ・・・ダート回路の出力、１５１〜１５ｎ・・・ドラ
イブ回路、１６ □〜１６ ｎ ・−ドライブ回路の出
力、１７１〜１７ｎ・・・ＬＥＤアレイの発光素子、１
８・・・第１図のパルス幅制御回路、１９・・・本発明
の構成部分の・ぐルス幅制御回路、２０・・・階調デー
タ入力、２１、と２Ｉｎ・・・印字画素位置。
回路図、第２図は従来の光プリンタのＬＥＤ素子駆動回
路の回路図、第３図は第２図のＬＥＤ素子駆動回路の動
作を示すタイムチャート、第４図は従来のＬＥＤ素子駆
動回路における印字画素の位置を示す図、第５歯は第１
図の本発明の実施例の・ぐルス幅制御の原理の説明図、
第６図は本発明の第１の実施例の回路図の動作を示すタ
イムチャート、第７図は本発明における印字画素の位置
を示す図、第８図は本発明の第２の実施例の階調付サー
マルヘッドの駆動回路例の回路図を示している。 １・・・画素データ入力、２・・・画素データ入力回路
、３１〜３ｎ・・・画素データ入力回路の出力、４・・
・発光時間調整量または階調データのメモリ、５１〜５
ｎ・・・発光時間調整量または階調データメモリの出力
、６・・・カウントクロック、７・・・プリセットパル
ス、８・・・アップカウンタまたはアップ・ダウンカウ
ンタ、９・・・アップまたはアップ・ダウンカウンタの
出力、１０１〜１０ｎ・・・比較回路、１１１〜ｌｌｎ
・・・比較回路の出力、１２・・・印字イネーブル信号
入力、１３１〜１３ｎ・・・タート回路、１４□〜１４
ｎ・・・ダート回路の出力、１５１〜１５ｎ・・・ドラ
イブ回路、１６ □〜１６ ｎ ・−ドライブ回路の出
力、１７１〜１７ｎ・・・ＬＥＤアレイの発光素子、１
８・・・第１図のパルス幅制御回路、１９・・・本発明
の構成部分の・ぐルス幅制御回路、２０・・・階調デー
タ入力、２１、と２Ｉｎ・・・印字画素位置。
Claims (2)
- （１）複数の発光素子の夫々に対応する発光時間調整量
の入力手段と、前記各発光素子の発光時間をカウントす
るアップ・ダウンカウンタと、当該カウンタのアップ・
ダウンカウント出力と前記各発光素子の発光時間調整量
とを比較する複数の比較回路とから構成され、前記比較
回路の各出力をパルス出力とし、各発光素子の前記発光
時間調整量に対応し、かつある時間点を中心にして前記
各発光素子の通電時間制御を行うことを特徴とした発光
素子の駆動パルス幅制御回路。 - （２）複数の印字素子の夫々に対応する通電時間調整量
の入力手段と前記各印字素子の通電時間をカウントする
アップ・ダウンカウンタと、当該カウンタのアップ・ダ
ウンカウント出力と前記各印字素子の通電時間調整量と
を比較する複数の比較回路とからなり、前記比較回路の
各出力をパルス出力とし、各印字素子の前記通電時間調
整量に対応し、かつある時間点を中心にして前記各印字
素子の通電時間制御を行うことを特徴とした印字素子の
駆動パルス幅制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26449784A JPH0614610B2 (ja) | 1984-12-17 | 1984-12-17 | パルス幅制御回路 |
| US06/809,415 US4700367A (en) | 1984-12-17 | 1985-12-16 | Pulse width control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26449784A JPH0614610B2 (ja) | 1984-12-17 | 1984-12-17 | パルス幅制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61142816A true JPS61142816A (ja) | 1986-06-30 |
| JPH0614610B2 JPH0614610B2 (ja) | 1994-02-23 |
Family
ID=17404058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26449784A Expired - Lifetime JPH0614610B2 (ja) | 1984-12-17 | 1984-12-17 | パルス幅制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4700367A (ja) |
| JP (1) | JPH0614610B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0256706A2 (en) * | 1986-08-07 | 1988-02-24 | Videojet Systems International, Inc. | Method and apparatus for equalizing power output in a laser marking system |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63214618A (ja) * | 1987-03-03 | 1988-09-07 | Yamaha Corp | デジタル・フェイズ・ロックド・ル−プ |
| JPH077904B2 (ja) * | 1987-09-14 | 1995-01-30 | 三菱電機株式会社 | パルス発生回路 |
| JP2561750B2 (ja) * | 1990-10-30 | 1996-12-11 | 三菱電機株式会社 | パルス発生回路 |
| JP3053658B2 (ja) * | 1991-03-04 | 2000-06-19 | 沖電気工業株式会社 | 電圧／パルス幅変調回路 |
| US6876372B2 (en) * | 2002-02-20 | 2005-04-05 | Kyocera Corporation | Image forming apparatus |
| US7127631B2 (en) * | 2002-03-28 | 2006-10-24 | Advanced Analogic Technologies, Inc. | Single wire serial interface utilizing count of encoded clock pulses with reset |
| DE10243564B4 (de) * | 2002-09-19 | 2006-11-30 | Siemens Ag | Schaltungsanordnung zur Mittelwertbildung |
| JP4846571B2 (ja) * | 2003-04-24 | 2011-12-28 | ディスプレイテック，インコーポレイテッド | 微小表示装置システム及び画像を表示する方法 |
| EP1724923B1 (en) * | 2005-05-20 | 2008-02-06 | Agilent Technologies, Inc. | Signal generation |
| US8059142B2 (en) * | 2007-01-04 | 2011-11-15 | Micron Technology, Inc. | Digital display |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829376A (ja) * | 1981-08-17 | 1983-02-21 | Fuji Electric Co Ltd | パルス幅制限回路を備えた位相制御回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3676650A (en) * | 1970-10-05 | 1972-07-11 | Bendix Corp | Numerical control system using position number generator |
| US3663938A (en) * | 1971-05-03 | 1972-05-16 | Nasa | Synchronous orbit battery cycler |
| DE2357061C2 (de) * | 1973-11-15 | 1985-02-14 | Robert Bosch Gmbh, 7000 Stuttgart | Einrichtung zur Abgabe von gleichmäßigen Impulsen bei bestimmten Winkelstellungen einer drehbaren Welle und zur Bildung von wenigstens einem Bezugssignal |
| US4015493A (en) * | 1976-03-15 | 1977-04-05 | Molins Machine Company, Inc. | Dynamic production counter for a corrugator |
-
1984
- 1984-12-17 JP JP26449784A patent/JPH0614610B2/ja not_active Expired - Lifetime
-
1985
- 1985-12-16 US US06/809,415 patent/US4700367A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5829376A (ja) * | 1981-08-17 | 1983-02-21 | Fuji Electric Co Ltd | パルス幅制限回路を備えた位相制御回路 |
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| EP0256706A2 (en) * | 1986-08-07 | 1988-02-24 | Videojet Systems International, Inc. | Method and apparatus for equalizing power output in a laser marking system |
| EP0256706A3 (en) * | 1986-08-07 | 1989-08-09 | Videojet Systems International, Inc. | Method and apparatus for equalizing power output in a laser marking system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0614610B2 (ja) | 1994-02-23 |
| US4700367A (en) | 1987-10-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |