JPS6110274A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6110274A JPS6110274A JP13140984A JP13140984A JPS6110274A JP S6110274 A JPS6110274 A JP S6110274A JP 13140984 A JP13140984 A JP 13140984A JP 13140984 A JP13140984 A JP 13140984A JP S6110274 A JPS6110274 A JP S6110274A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明は、バイポーラトランジスタを含む半導体装置
およびその製造方法に関する。
およびその製造方法に関する。
(ロ)従来技術
一般に、バイポーラトランジスタを含む半導体装置は、
外部からの汚染の影響を受けないように絶縁膜の膜厚を
厚くして(例えば、6000〜7000人位)パシベー
ション効果を持たせている。
外部からの汚染の影響を受けないように絶縁膜の膜厚を
厚くして(例えば、6000〜7000人位)パシベー
ション効果を持たせている。
しかしながら、各コンタクトホールを形成する場合、前
記絶縁膜の膜厚を比較゛膜厚く形成しているので、その
サイドエツチング量が大きくなる。
記絶縁膜の膜厚を比較゛膜厚く形成しているので、その
サイドエツチング量が大きくなる。
そのため、後工程で電極を形成するときに電極の段差切
れを引き起こす原因となる。さらに、エミッタのコンタ
クトホールが大きくなるため、活性領域界面でのベース
、エミソク間ショートを引き起こす原因となる。即ち、
製品としての歩留りおよび信頼性の低下を招くこととな
る。
れを引き起こす原因となる。さらに、エミッタのコンタ
クトホールが大きくなるため、活性領域界面でのベース
、エミソク間ショートを引き起こす原因となる。即ち、
製品としての歩留りおよび信頼性の低下を招くこととな
る。
また、活性領域の面積縮小のために比較的浅いベース層
およびエミッタ層を形成した場合の電極の形成時におい
て、エミッタ電極の電極材料が前記エミッタ層を突き抜
けてベース層まで?+透し、活性領域を破壊し7てしま
う恐れがある。さらに、ベース層およびエミッタ層をホ
トエツチング工程を用いて形成する関係上、微細加工す
るには一定の限界があった。即ち、活性領域の面積を縮
小するのが困難である結果、トランジスタの高周波特性
の改善は望めない。
およびエミッタ層を形成した場合の電極の形成時におい
て、エミッタ電極の電極材料が前記エミッタ層を突き抜
けてベース層まで?+透し、活性領域を破壊し7てしま
う恐れがある。さらに、ベース層およびエミッタ層をホ
トエツチング工程を用いて形成する関係上、微細加工す
るには一定の限界があった。即ち、活性領域の面積を縮
小するのが困難である結果、トランジスタの高周波特性
の改善は望めない。
(ハ)目的
この発明は、トランジスタの高周波特性の改善を図ると
共に、製品として歩留りおよび信頼性の向上を図ること
のできる半導体装置およびその製造方法を提供すること
を目的としている。
共に、製品として歩留りおよび信頼性の向上を図ること
のできる半導体装置およびその製造方法を提供すること
を目的としている。
(ニ)構成
第一の発明に係る半導体装置は、バイポーラトランジス
タを含む半導体装置であって、少なくとも、活性領域を
除くセル領域の表面は、オーミックコンタクトが良好で
、しかも抵抗値の小さい第一のコンタクト層と、不純物
を含むシリコン酸化膜と、選択熱酸化のマスクとして用
いられる窒化膜とによって表面保護されており、前記不
純物を含むシリコン酸化膜からの熱拡散によって形成さ
れる外部ベース層と、前記表面保護のために積層された
各層をマスクとして前記外部ベース層に対する自己整合
により形成されるエミッタ層とを具備し、かつ、このエ
ミッタ層とエミッタ電極との間に、オーミックコンタク
トが良好で、しかも抵抗値の小さい第二の一コンタクト
層を設けたことを特徴としている。
タを含む半導体装置であって、少なくとも、活性領域を
除くセル領域の表面は、オーミックコンタクトが良好で
、しかも抵抗値の小さい第一のコンタクト層と、不純物
を含むシリコン酸化膜と、選択熱酸化のマスクとして用
いられる窒化膜とによって表面保護されており、前記不
純物を含むシリコン酸化膜からの熱拡散によって形成さ
れる外部ベース層と、前記表面保護のために積層された
各層をマスクとして前記外部ベース層に対する自己整合
により形成されるエミッタ層とを具備し、かつ、このエ
ミッタ層とエミッタ電極との間に、オーミックコンタク
トが良好で、しかも抵抗値の小さい第二の一コンタクト
層を設けたことを特徴としている。
第二の発明に係る半導体装置の製造方法は、バイポーラ
トランジスタを含む半導体装置の製造方法であって、半
導体基板の表面にパッドオキサイドおよび窒化膜を積層
し、デバイスを形成する領域以外の前記窒化膜を除去す
る工程と、前記基板を選択熱酸化する工程と、内部ベー
ス層を形成すべき領域に不純物をイオン打込みし、しか
る後、熱処理することにより内部ベース層を形成する工
程と、前記バンドオキサイドおよびこの上部に被着した
窒化膜を除去した基板に、オーミックコンタクトが良好
で、しかも抵抗値の小さい第一のコンタクト層を、この
表面に不純物を含むシリコン酸化膜を、さらにその表面
に窒化膜を積層する工程と、エミッタ層を形成すべき領
域の前記窒化膜および不純物を含むシリコン酸化膜を除
去する工程と、前記基板を選択熱酸化することにより、
前記シリコン酸化膜に含まれている不純物を基板に浸透
させて、外部ベース層を形成すると共に、窒化膜が形成
されている部分以外の基板表面に熱酸化膜を成長させる
工程と、前記窒化膜をマスクとして反応性イオンエツチ
ングすることにより、前記成長された熱酸化膜を除去す
る工程と、前記基板の表面にオーミックコンタクトが良
好で、しかも抵抗値の小さい第二のコンタクト層を被着
する工程と、前記第二のコンタクト層を被着した基板に
エミッタ層を形成する工程と、前記形成されたエミッタ
層の上部以外の第二のコンタクト層を除去する工程とを
具備したことを特徴としている。
トランジスタを含む半導体装置の製造方法であって、半
導体基板の表面にパッドオキサイドおよび窒化膜を積層
し、デバイスを形成する領域以外の前記窒化膜を除去す
る工程と、前記基板を選択熱酸化する工程と、内部ベー
ス層を形成すべき領域に不純物をイオン打込みし、しか
る後、熱処理することにより内部ベース層を形成する工
程と、前記バンドオキサイドおよびこの上部に被着した
窒化膜を除去した基板に、オーミックコンタクトが良好
で、しかも抵抗値の小さい第一のコンタクト層を、この
表面に不純物を含むシリコン酸化膜を、さらにその表面
に窒化膜を積層する工程と、エミッタ層を形成すべき領
域の前記窒化膜および不純物を含むシリコン酸化膜を除
去する工程と、前記基板を選択熱酸化することにより、
前記シリコン酸化膜に含まれている不純物を基板に浸透
させて、外部ベース層を形成すると共に、窒化膜が形成
されている部分以外の基板表面に熱酸化膜を成長させる
工程と、前記窒化膜をマスクとして反応性イオンエツチ
ングすることにより、前記成長された熱酸化膜を除去す
る工程と、前記基板の表面にオーミックコンタクトが良
好で、しかも抵抗値の小さい第二のコンタクト層を被着
する工程と、前記第二のコンタクト層を被着した基板に
エミッタ層を形成する工程と、前記形成されたエミッタ
層の上部以外の第二のコンタクト層を除去する工程とを
具備したことを特徴としている。
(ボ)実施例
策二■発班
第1図は第一の発明に係る半導体装置の一実施例を示し
た断面説明図である。
た断面説明図である。
同図において、1はバイポーラ素子としてのバイポーラ
トランジスタ、10はP型のシリコンからなる半導体基
板であり、N十埋め込み拡散層11と、特にコレクタを
形成するエピタキシャル層12と、各素子を分離する分
離拡散113と、コレクタ・ウオール14とが形成され
ている。
トランジスタ、10はP型のシリコンからなる半導体基
板であり、N十埋め込み拡散層11と、特にコレクタを
形成するエピタキシャル層12と、各素子を分離する分
離拡散113と、コレクタ・ウオール14とが形成され
ている。
15はP−型の内部ベース層、16はP中型の外部ベー
ス層であり、不純物を含むシリコン酸化膜40からの熱
拡散によっ゛ζ形成され′(いる。前記内部ベース層1
5は、外部ヘースFit16と接続し°ζいる。
ス層であり、不純物を含むシリコン酸化膜40からの熱
拡散によっ゛ζ形成され′(いる。前記内部ベース層1
5は、外部ヘースFit16と接続し°ζいる。
17はN中型のエミッタ層であり、第一のコンタクト層
30とシリコン酸化膜40と窒化膜50とをマスクとし
て前記外部ベース層16に対する自己整合により形成さ
れている。18はN中型のコレクタのコンタクト層であ
る。
30とシリコン酸化膜40と窒化膜50とをマスクとし
て前記外部ベース層16に対する自己整合により形成さ
れている。18はN中型のコレクタのコンタクト層であ
る。
20は熱酸化膜であり、選択熱酸化によっていわゆるバ
ーズビーク21が形成されている。
ーズビーク21が形成されている。
30.3■は例えば不純物を含まないポリシリコンから
なる第一および第二のコンタクト層である。
なる第一および第二のコンタクト層である。
この第二のコンタクト層31は、エミッタ層17および
コレクタのコンタクト層18と、これらの電極との間に
設けられている。
コレクタのコンタクト層18と、これらの電極との間に
設けられている。
40は例えばボロン等の不純物を含むシリコン酸化膜(
ボロンシリケートガラス)である。40bは外部ヘース
l1i16の熱拡散時に前記第一のコンタクト層30の
端部を酸化することにより形成される酸化膜の壁である
。
ボロンシリケートガラス)である。40bは外部ヘース
l1i16の熱拡散時に前記第一のコンタクト層30の
端部を酸化することにより形成される酸化膜の壁である
。
50は選択酸化のマスクとして用いられる窒化膜である
。前記第一のコンタクト層30とシリコン酸化膜40お
よび窒化膜50とで基板10のセル領域の表面保護をし
ている。
。前記第一のコンタクト層30とシリコン酸化膜40お
よび窒化膜50とで基板10のセル領域の表面保護をし
ている。
60aはエミッタ層に接続するエミッタ電極、60bは
外部ベース層16に接続するヘース電極、60cはコレ
クタウオール14のコンタクトFti18に接続するコ
レクタ電極である。
外部ベース層16に接続するヘース電極、60cはコレ
クタウオール14のコンタクトFti18に接続するコ
レクタ電極である。
笈;立衾凱
第2図は第二の発明に係る製造方法の一実施例を略示し
た説明図である。尚、第1図と同一部分は同一符合で示
して、いる。
た説明図である。尚、第1図と同一部分は同一符合で示
して、いる。
fal P型のシリコンからなる半導体基板10の所
定位置にN十埋め込み拡散層11を形成し、さらにその
基板表面にエピタキシャル層12を成長させる。
定位置にN十埋め込み拡散層11を形成し、さらにその
基板表面にエピタキシャル層12を成長させる。
このエピタキシャル層12は分離拡散層13によって各
素子ごとに分離される。尚、バイポーラトランジスタに
あっては、コレクタの直列抵抗を一部げるためにコレク
タウオール14が形成される。次に、このエピタキシャ
ル層12の表面に、パッドオキサイド20“を成長させ
て、さらにこの表面に窒化膜50′を気相成長さ−Uる
。
素子ごとに分離される。尚、バイポーラトランジスタに
あっては、コレクタの直列抵抗を一部げるためにコレク
タウオール14が形成される。次に、このエピタキシャ
ル層12の表面に、パッドオキサイド20“を成長させ
て、さらにこの表面に窒化膜50′を気相成長さ−Uる
。
(bl このエビクキシャル[12のデノ入イスを形
成する領域の表面のみをホトレジスト70で覆う。この
ホトレジストマ0をマスクとして前記窒化膜50′を選
択エツチングすることにより一部のパッドオキサイド2
0゛を露出させる。しかる後、前記ホトレジストマ0を
除去する。
成する領域の表面のみをホトレジスト70で覆う。この
ホトレジストマ0をマスクとして前記窒化膜50′を選
択エツチングすることにより一部のパッドオキサイド2
0゛を露出させる。しかる後、前記ホトレジストマ0を
除去する。
fcl 前記エピタキシャル層12を選択熱酸化する
ことにより、前記露出されたバ・ノドオキサイl’20
’に熱酸化膜20が成長し、いわゆる)<−ズヒ゛−り
21が形成される。次に、内部ヘース領域を形成する部
分以外の基板表面を新たなホトレジスト71で覆う。こ
のホトレジストマ1をマスクとし′ζ例えばホロン等の
低濃度不純物をイオン打込みする。そして、前記ポトレ
ジストマ1を除去した後、p)処理して拡散さゼること
により内部ベース層15を形成する。前記ポトレジスト
マl、窒化膜50’、ツマノド′メ′キサイド20’を
除去する。
ことにより、前記露出されたバ・ノドオキサイl’20
’に熱酸化膜20が成長し、いわゆる)<−ズヒ゛−り
21が形成される。次に、内部ヘース領域を形成する部
分以外の基板表面を新たなホトレジスト71で覆う。こ
のホトレジストマ1をマスクとし′ζ例えばホロン等の
低濃度不純物をイオン打込みする。そして、前記ポトレ
ジストマ1を除去した後、p)処理して拡散さゼること
により内部ベース層15を形成する。前記ポトレジスト
マl、窒化膜50’、ツマノド′メ′キサイド20’を
除去する。
fd+ このエピタキシャル層12の表面に第一のコ
ンタクトN30と、ボロン等の不純物を含むンリコン酸
化膜40と、窒化膜50とを積層する。
ンタクトN30と、ボロン等の不純物を含むンリコン酸
化膜40と、窒化膜50とを積層する。
tel エミッタ領域およびコレクタのコンタクト領
域を形成する部分以外の基板表面を新たなホトレジスト
マ2で覆う。このホトレジスト72をマスクとして窒化
膜50およびシリコン酸化膜40をそれぞれ選択エツチ
ングする。
域を形成する部分以外の基板表面を新たなホトレジスト
マ2で覆う。このホトレジスト72をマスクとして窒化
膜50およびシリコン酸化膜40をそれぞれ選択エツチ
ングする。
(fl 前記ホトレジストマ2を除去したエピタキシ
ャル層12の表面を選択熱酸化する。このとき、シリコ
ン酸化膜40に含んでいるポロン等の不純物が第一のコ
ンタクト層30を通過して基板内に浸透することにより
外部ベース層16が形成される。一方、窒化膜50がな
いエピタキシャル層12の表面には熱酸化膜40 aが
成長される。尚、この熱酸化によって第一のコンタクト
層30の端部が酸化され、酸化膜の壁40bができる。
ャル層12の表面を選択熱酸化する。このとき、シリコ
ン酸化膜40に含んでいるポロン等の不純物が第一のコ
ンタクト層30を通過して基板内に浸透することにより
外部ベース層16が形成される。一方、窒化膜50がな
いエピタキシャル層12の表面には熱酸化膜40 aが
成長される。尚、この熱酸化によって第一のコンタクト
層30の端部が酸化され、酸化膜の壁40bができる。
(幻 前記窒化膜50をマスクとして反応性イオンエツ
チングして、前記成長された熱酸化膜40aを除去する
ことにより、エミッタ領域およびコレクタのコンタクト
領域のコンタクトホールを開口する。
チングして、前記成長された熱酸化膜40aを除去する
ことにより、エミッタ領域およびコレクタのコンタクト
領域のコンタクトホールを開口する。
但し、前記酸化膜の壁40bは窒化膜50にカバーされ
ているため除去されない。
ているため除去されない。
th+ 前記エピタキシャル[12の表面にオーミッ
クコンタクトが良好で、しかも抵抗値の小さい第二のコ
ンタクト層31を形成する。その後、エミッタ領域およ
びコレクタのコンタクト領域を形成すべき高濃度不純物
(例えば砒素、リン等)をイオン打込みする。
クコンタクトが良好で、しかも抵抗値の小さい第二のコ
ンタクト層31を形成する。その後、エミッタ領域およ
びコレクタのコンタクト領域を形成すべき高濃度不純物
(例えば砒素、リン等)をイオン打込みする。
fi+ 前記イオン打込みした部分の上部のみを新た
なホトレジスト73で覆う。ごのポトレジストマ3をマ
スクとして前記第二のコンタクト層31を選択エツチン
グする。
なホトレジスト73で覆う。ごのポトレジストマ3をマ
スクとして前記第二のコンタクト層31を選択エツチン
グする。
0) 前記ホトレジスト73を除去した後、熱処理し
て拡散させることにより、エミノ列引7、コレクタのコ
ンタクト層18を同時に形成する。
て拡散させることにより、エミノ列引7、コレクタのコ
ンタクト層18を同時に形成する。
fkl 前記一方の熱酸化MfJ20の上部の窒化膜
50およびシリコン酸化膜40を選択エツチングするこ
とにより、ベースコンタクトホールを開口する。以下、
通電の半導体装置の製造方法と同様に、各電極が形成さ
れる。
50およびシリコン酸化膜40を選択エツチングするこ
とにより、ベースコンタクトホールを開口する。以下、
通電の半導体装置の製造方法と同様に、各電極が形成さ
れる。
尚、上述したように工程fflで酸化膜の壁40bが形
成されるので、ベース層の導電層となる第一のコンタク
ト層30とエミッタ電極60aとのショートを防止する
ことができる。
成されるので、ベース層の導電層となる第一のコンタク
ト層30とエミッタ電極60aとのショートを防止する
ことができる。
また、第一および第二の発明の実施例において、第一お
よび第二のコンタクト層30.31は、不純物を含まな
いポリシリコンに限られず、オーミックコンタクト性が
良好で、しかも抵抗分の少ない物質であればよいことは
勿論である。
よび第二のコンタクト層30.31は、不純物を含まな
いポリシリコンに限られず、オーミックコンタクト性が
良好で、しかも抵抗分の少ない物質であればよいことは
勿論である。
しかして、第二の発明の実施例でエミッタPt 17お
よびコレクタのコンタクトN18は不純物イオン打込み
によって形成しているが、例えば、第二のコンタクトN
31に不純物(例えば、砒素)を含ませたものを使用し
、熱処理してエミッタ層17およびコレクタのコンタク
ト層18を形成してもよい。
よびコレクタのコンタクトN18は不純物イオン打込み
によって形成しているが、例えば、第二のコンタクトN
31に不純物(例えば、砒素)を含ませたものを使用し
、熱処理してエミッタ層17およびコレクタのコンタク
ト層18を形成してもよい。
(へ)効果
第一の発明によれば、上述したようにエミッタ層は、表
面保護のための第一のコンタクト層とシリコン酸化膜と
窒化膜とをマスクとして外部ベース層に対する自己整合
により形成されており、外部ベース層は、不純物を含む
シリコン酸化膜の熱拡散によって形成されている。従っ
て、ベース層とエミッタ層との間隔を接することなく近
づけているので、ヘース拡がり抵抗rbb’の低減を図
ることができる。ひいては、活性領域の面積を縮小させ
ることができる結果、トランジスタの高周波特性の改善
を図ることができる。
面保護のための第一のコンタクト層とシリコン酸化膜と
窒化膜とをマスクとして外部ベース層に対する自己整合
により形成されており、外部ベース層は、不純物を含む
シリコン酸化膜の熱拡散によって形成されている。従っ
て、ベース層とエミッタ層との間隔を接することなく近
づけているので、ヘース拡がり抵抗rbb’の低減を図
ることができる。ひいては、活性領域の面積を縮小させ
ることができる結果、トランジスタの高周波特性の改善
を図ることができる。
また、活性領域のエミッタ層に直接電極を形成セす、前
記エミッタ層とエミッタ電極との間に第二のコンタクト
層を介在さセているから、浅いベース層、エミッタ層を
形成し°Cも電極材料の浸透を防止することができる。
記エミッタ層とエミッタ電極との間に第二のコンタクト
層を介在さセているから、浅いベース層、エミッタ層を
形成し°Cも電極材料の浸透を防止することができる。
その結果、活性領域の破壊を防止することができる。さ
らに、セル領域の表面保護として窒化膜を被着させてい
るから、外部からの汚染の影響を受は難いというパンヘ
ーション効果が増大する。さらに、シリコン酸化膜およ
び窒化膜の膜厚を比較的薄く形成しているから、各電極
のコンタクトホールを形成する場合におりるサイドエツ
チング量を少なくし、電極の段差切れを防止している。
らに、セル領域の表面保護として窒化膜を被着させてい
るから、外部からの汚染の影響を受は難いというパンヘ
ーション効果が増大する。さらに、シリコン酸化膜およ
び窒化膜の膜厚を比較的薄く形成しているから、各電極
のコンタクトホールを形成する場合におりるサイドエツ
チング量を少なくし、電極の段差切れを防止している。
その結果、製品としての歩留りおよび信頼性を向」二さ
セることができる。
セることができる。
第二の発明によれば、上述したようにホトエソチング工
程が少ないので、マスクずれによる不具合を防止するこ
とができる。さらに、特殊な技術を必要とせず、従来か
らの製造プロセスを利用することができる。そのため、
比較的簡単な製造工程でもって上述のような効果を達成
しうる半導体装置を提供することができる。
程が少ないので、マスクずれによる不具合を防止するこ
とができる。さらに、特殊な技術を必要とせず、従来か
らの製造プロセスを利用することができる。そのため、
比較的簡単な製造工程でもって上述のような効果を達成
しうる半導体装置を提供することができる。
第1図は第一の発明の半導体装置の一実施例を示した断
面説明図、第2図は第二の発明に係る製造方法の一実施
例を示した説明図である。 ■・・・バイポーラトランジスタ、10・・・半導体基
板、15・・・内部ベース層、16・・・外部ベース層
、17・・・エミッタ層、20・・・熱酸化膜、201
・・・パッドオキサイド、21・・・バーズビーク、3
0・・・第一のコンタクト層、31・・・第二のコンタ
クト層、40・・・シリコン酸化膜、50・・・窒化膜
。 特許出願人 ローム株式会社 代理人 弁理士 大 西 孝 治 第1図
面説明図、第2図は第二の発明に係る製造方法の一実施
例を示した説明図である。 ■・・・バイポーラトランジスタ、10・・・半導体基
板、15・・・内部ベース層、16・・・外部ベース層
、17・・・エミッタ層、20・・・熱酸化膜、201
・・・パッドオキサイド、21・・・バーズビーク、3
0・・・第一のコンタクト層、31・・・第二のコンタ
クト層、40・・・シリコン酸化膜、50・・・窒化膜
。 特許出願人 ローム株式会社 代理人 弁理士 大 西 孝 治 第1図
Claims (2)
- (1)バイポーラトランジスタを含む半導体装置におい
て、少なくとも、活性領域を除くセル領域の表面は、オ
ーミックコンタクトが良好で、しかも抵抗値の小さい第
一のコンタクト層と、不純物を含むシリコン酸化膜と、
選択熱酸化のマスクとして用いられる窒化膜とによって
表面保護されており、前記不純物を含むシリコン酸化膜
からの熱拡散によって形成される外部ベース層と、前記
表面保護のために積層された各層をマスクとして前記外
部ベース層に対する自己整合により形成されるエミッタ
層とを具備し、かつ、このエミッタ層とエミッタ電極と
の間に、オーミックコンタクトが良好で、しかも抵抗値
の小さい第二のコンタクト層を設けたことを特徴とする
半導体装置。 - (2)バイポーラトランジスタを含む半導体装置の製造
方法において、半導体基板の表面にパッドオキサイドお
よび窒化膜を積層し、デバイスを形成する領域以外の前
記窒化膜を除去する工程と、前記基板を選択熱酸化する
工程と、内部ベース層を形成すべき領域に不純物をイオ
ン打込みし、しかる後、熱処理することにより内部ベー
ス層を形成する工程と、前記パッドオキサイドおよびこ
の上部に被着した窒化膜を除去した基板に、オーミック
コンタクトが良好で、しかも抵抗値の小さい第一のコン
タクト層を、この表面に不純物を含むシリコン酸化膜を
、さらにその表面に窒化膜を積層する工程と、エミッタ
層を形成すべき領域の前記窒化膜および不純物を含むシ
リコン酸化膜を除去する工程と、前記基板を選択熱酸化
することにより、前記シリコン酸化膜に含まれている不
純物を基板に浸透させて、外部ベース層を形成すると共
に、窒化膜が形成されている部分以外の基板表面に熱酸
化膜を成長させる工程と、前記窒化膜をマスクとして反
応性イオンエッチングすることにより、前記成長された
熱酸化膜を除去する工程と、前記基板の表面にオーミッ
クコンタクトが良好で、しかも抵抗値の小さい第二のコ
ンタクト層を被着する工程と、前記第二のコンタクト層
を被着した基板にエミッタ層を形成する工程と、前記形
成されたエミッタ層の上部以外の第二のコンタクト層を
除去する工程とを具備したことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13140984A JPS6110274A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13140984A JPS6110274A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6110274A true JPS6110274A (ja) | 1986-01-17 |
Family
ID=15057291
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13140984A Pending JPS6110274A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6110274A (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5384688A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Production of semiconductor device |
JPS5470776A (en) * | 1977-11-16 | 1979-06-06 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its manufacture |
JPS5541737A (en) * | 1978-09-20 | 1980-03-24 | Hitachi Ltd | Preparation of semiconductor device |
JPS5595355A (en) * | 1978-12-25 | 1980-07-19 | Fujitsu Ltd | Manufacture of semiconductor integrated circuit |
JPS58216461A (ja) * | 1982-06-09 | 1983-12-16 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-06-25 JP JP13140984A patent/JPS6110274A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5384688A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Production of semiconductor device |
JPS5470776A (en) * | 1977-11-16 | 1979-06-06 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its manufacture |
JPS5541737A (en) * | 1978-09-20 | 1980-03-24 | Hitachi Ltd | Preparation of semiconductor device |
JPS5595355A (en) * | 1978-12-25 | 1980-07-19 | Fujitsu Ltd | Manufacture of semiconductor integrated circuit |
JPS58216461A (ja) * | 1982-06-09 | 1983-12-16 | Toshiba Corp | 半導体装置の製造方法 |
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