JPS6094766A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置とその製造方法に係り、特にシリサ
イドにより拡散層の低抵抗化が図られ、かつ極めて浅い
接合を有する絶縁ゲート型電界効果トランジスタ、又は
バイポーラトランジスタに関する。

〔発明の背景〕

ＭＯ８型電界効果トランジスタ、又は絶縁ゲート型電界
効果トランジスタ（以降ＭＯ８ＦＥ’ｒ％又はＩＧＦＥ
Ｔと称する）又はバイポーラトランジスタ（以降、単に
バイポーラと称する）の微細化に伴い、接合深さは０．
２μｍ以下と極めて浅く構成することが要求されている
。しかしながら接合を浅く構成すると拡散抵抗を急激に
増大させ、ＭＯＳＦＥＴ、又はバイポーラの動作速度を
極端に低速化する欠点を有している。、に記欠点を解消
する目的で拡散層表面に１）’ＩＰ（１％またはＴ１等
のシリサイド膜を形成し、拡散（−抵抗の低抵抗化を実
現する手法が公知である。例えば、０．２μｍ程度の接
合深さを有する拡散り一の抵抗が５０Ω１０程度と高抵
抗であったものを上記のシリザイド化によ多数Ω／口に
まで低減化することができる。

拡散層表面のシリサイド化は拡散層抵抗の低減化に極め
て有効であるが、シリサイド化に伴う欠点も存在する。

すなわち、シリコン基板−トに形成した高融点金属、又
は遷移金属を加熱し、シリサイド層を形成する場合、シ
リサイド膜形成で消費される金属膜厚に比べ侵食される
シリコン層の割合は１以上となることが知られている。

「金属シリサイドのＶＬＳＩへの応用」電子通信学会誌
１９８３年１月号６４ページによれば上記割合が２以上
の金践はＮｉ、Ｔｉ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ。

Ｍｏ、Ｗ、Ｃｏなどであシｐｔ、及びＰｄでさえも１以
上である。シリコン層の侵食される割合が太きければシ
リサイド形成時にシリコン基板内の浅い接合を破壊する
恐れがある。たまたま破壊にまで到らなくともＭＯＳ）
ランジスタにおけるドレイン拡散層上のシリサイド化に
おいてはドレイン強電界を緩和する働きを有する低濃度
不純物領域が侵食されればソース・ドレイン間耐圧が極
端に低下させるなど他の致命的欠点を生ずる。

シリサイド化により拡散層抵抗を低減化し、かつシリコ
ン基板の侵食される割合を低下させるにはシリサイド合
金をシリコン基板上に蒸着、又は堆積させればよい。し
かしながら上記シリサイド合金の蒸着、又は堆積はシリ
コン酸化膜」二にも堆積され、シリコン基板の露出部、
又はシリコン薄膜上に対してのみ自己整合的に形成する
ことができない欠点を有している。したがって所望の拡
散領域表面にシリサイド層を残置させる為には別途。

写真蝕刻法を用いて加工する必要があるが、一般にシリ
サイド膜のエツチングは難しく、微細加工が困難である
。さらに写真蝕刻法における位置合せ余裕の確保の必要
性もあり上記、シリサイド合金の被着法は微細ＭＯ８）
ランジスタ又はバイポーラには適していない。

〔発明の目的〕

本発明の目的は上述した従来技術の欠点ｋ　ｎｆ（消し
、露出されたシリコン基板面と自己整合的にシリサイド
が形成され、かつ上記シリサイド形成に基づくシリコン
基板の侵食を補償された、本質的に超微細なＭＯＳトラ
ンジスタ、又はバイポーラ構造、及びその製造方法を提
供することにある。

〔発明の概要〕

本発明はシリサイド形成として露出されたシリコン基板
面と自己整合的にシリサイドが形成される高融点金属、
又は遷移金属とシリコンの熱反応法を採用し、かつ侵食
されるべきシリコン層に対応する膜厚のシリコン薄膜を
シリコン基板上に堆積することによりシリコン基板の侵
食を補償せんとするものである。シリサイド層を露出さ
れたシリコン基板と自己整合的に形成するには上記シリ
コン薄膜を露出されたシリコン基板上にのみ選択的に堆
積すればよい。なお上記シリコン薄膜の堆積膜厚が侵食
されるシリコン層より厚い場合はシリサイド層直下に高
抵抗層が残置され直列抵抗を増大させるため好ましくな
い。また上記シリコン薄膜の膜厚を侵食されるシリコン
層厚と等しく構成させた場合、シリサイド層の底面はシ
リコン基板表面と一致した構造に°なるが、上記構造に
おいてはシリコン基板表面に残置された極めて薄いシリ
コン酸化膜や結晶表面に多数存在する欠陥上にシリサイ
ド層が接触する。したがってシリサイド層と基板間のオ
ーミック接触特性にバラツキが生じ好壕しくなく、シリ
サイド層底面にシリコン基板中に構成されることが好ま
しい。

〔発明の実施例〕

以下、本発明を実施例によってさらに詳細に説明する。

説明の都合上、図面をもって説明するが要部が拡大して
示されているので注量を要する。

実施例１ 第１図乃至第３図は本発明による半導体装置、およびそ
の製造方法の一実施例を示した図で、１はｐ導電型比抵
抗１Ω−ｍのシリコン基板である。

半導体基板１表面に公知の素子分離技術を利用して０．
３μｍの厚いフィルド酸化膜２を選択的に形成した後、
活性領域の半導体表面を露出し、ｌ。

ｎｍの清浄なゲート酸化膜３を形成する。しかる後、約
０，３μｍのシリコン薄膜をゲートｅ化膜３上に形成し
％ＰＯＣｔ３を拡散源とする熱拡散により上記シリコン
薄膜にリンの高濃度拡散をおこなう。その後、写真蝕刻
法により上記シリコン薄膜を加工し、ゲート電極４を形
成する。次に７００Ｃの低温湿式酸化法によりシリコン
基板１上に２０　ｎｍのシリコン酸化膜５を形成した。

上記シリコン酸化膜５は高濃度にリンが拡散されたゲー
ト電極４トにおいてはおよそ０．１μｍの環式に達した
（第１図）。この状態でシリコン酸化膜５を２０　ｎｍ
の厚さで全面的にエツチングするとゲート電極４上及び
側面には約８０　ｎｍのシリコン酸化膜５が残置される
がソース、ドレイン領域を形成すべき領域のシリコン基
板１表面が露出式れる。

この状態でジクロルシラン（Ｓ　ｉ　Ｈ２ｃｚ２）と塩
酸（ＨＣｌ）の化学気相反応を７７５Ｃでおこない０．
１μｍなる厚さの多結晶質、又は非晶質のシリコン薄膜
８および９を各々露出されたシリコン基板１表面に選択
的に堆積させた。上記シリコン薄膜の形成条件はジクロ
ルシラン２００ｃｃ、塩酸６０ｃｃの条件であり、堆積
速腋は１０　ｎｍ　７分である。上記条件におけるシリ
コン薄膜の堆積においてはシリコン窒化膜（ＳｉｓＮ４
）、ＩＢよびシリコン基板（又は膜）上にのみ選択的に
堆積され、かつシリコン酸化膜との境界部においてもい
わゆるファセットと称される凹凸も発生しない平田な形
状を得ることができる。上記のシリコン薄膜を堆積した
後、シリコン薄膜８および９に砒素イオンをＩ　Ｘ　１
０層６ｃｍ−”の条件で注入した。続いて１０００１：
”なる温度で熱処理により注入イオンの活性化を行いソ
ース拡散１＠６、およびドレイン拡散層７全形成した。

多結晶質、又は非晶質で構成されるシリコン薄膜８およ
び９における不純物拡散係数は単結晶シリコン内におけ
るものより１０乃至２０倍も大きい。したがって上記熱
処理によりシリコン薄膜８および９内に注入された砒素
イオンはすみやかに拡散されシリコン基板１内に接合深
さ０．２μｍなるソース拡散層６およびドレイン拡散層
７を形成した。上記の熱処理に続いてパラジウム（Ｐｄ
）膜１０を０．２μ曹ηなる膜厚で全面に被着でせた（
第２図）、その後、２ｆｉＯＣ。

９５分の熱処理を行いパラジウム膜１０とシリコン薄膜
８および９、さらにはソース拡散層６およびドレイン拡
散層７の表面部との反応をおこさせパラジウムシリサイ
ド（Ｐｄｚ８ｉ）　層１１および１２を各々形成した。

上記熱処理においてシリコン酸化膜２および５上ではＰ
ｄは反応せずシリサイドは形成されない。したがって上
記熱処理後、沃化アンモニウム（ＮＨ４Ｉ　）と沃素（
■！）　の水溶液によシ装置されているｐｄ膜を全面的
にエツチングするとシリコン薄膜８および９部分にだけ
自己整合的にＰ　ｄ　ｚ　Ｓ　１層が残置される。ｐｄ
Ｂｌｉ層１１および１２は約０．２１μｍの厚さを有し
、その底面はシリコン基板１表面から約１０ｎｍの深さ
に達していた。残在するＰｄ膜を全面除去した後、Ｐｄ
ｚＳｉ層１１および１２の低抵抗化の為の熱処理を７０
０１：’、１０分なる条件で施した後、公知の技術を用
いて珪燐酸ガラスＣＰ２０ｇ）を含んだ保護絶縁模１３
の堆積と配線接続用の開孔を形成した。上記開孔工程に
用いたフォトレジスト膜を残置したまま約０．２μｍの
ＴｉＷ膜１４および１５を被着烙せる。この状態で上記
フォトレジスト膜を除去すると開孔部以外のＴｉＷ膜も
同時に（９） 除去される。その後、所望の回路構成に基づいてアルミ
ニウム（Ａｔ）膜でソース電極１６およびドレイン電極
１７を含む電極配線を形成した。

上記の装造工程を経て製造きれたＭＯ８Ｉ・ランジスタ
に関してソース及びドレイン接合耐圧を測定したが短絡
不良の割合は零であった。また実効チャネル長０．５μ
ｍの本実施例に基づく超微細トランジスタにおいてその
ソースドレイン間耐圧ＢＶｎｓを測定したところほとん
どバラツキもなく約６Ｖなる値を得た。さらに本実施例
に基づくトランジスタのソース・ドレイン拡散１１（抗
は１ｏ／口と極めて低い抵抗値を実現していることがわ
かった。シリサイド形成熱処理時間を本実施例の場合よ
り短く設定して、シリサイド層１１および１２の底面が
シリコン基板表面より一ト部、すなわちシリコン薄膜８
および９内部に存在する構造のＭＯＳトランジスタにつ
いても製造した。しかしながら上記ＭＯ８）ランジスタ
の電流市、圧特性には大きな直列抵抗成分が見られるも
のが多少存在した。

上記の直列抵抗成分はシリコン薄１１Ｑ８および９を（
１０） 形成する直前のシリコン基板表面に極めて薄い自然醇化
膜が局部的に存在していたためと考えられる。したがっ
て本実施例のごとくシリサイド層１１および１２の形成
において自然酸化膜が局部的に残置されている恐れのあ
るシリコン基板表面より下部にシリサイド底面が達する
ごとく構成することが好ましい。本実施例に基づ（ＭＯ
Ｓ）ランジスタを従来構造のものと比較するためにシリ
コン薄膜８および９を形成しないでソース・ドレインを
シリサイド化したＭＯＳトランジスタも製造してその特
性を測定したが従来構造ＭＯＳトランジスタにおいては
、上記した１Ω／口なる拡散層抵抗を得る為に厚くシリ
サイド層を形成した素子においてはすべてソース、ドレ
イン接合の破壊を生じた。上記不良を防ぐため形成シリ
サイド層を１００　ｎｍと薄く構成したＭＯＳ）ランジ
スタにおいては接合破壊は生じなかったがＢＶｎｓ値に
おいて約０，５■の低下が見られ、かつ拡散層抵抗も５
Ω１０と高くなってしまった。上記ＢＶ＋＞ｓ値の低下
はドレイン強電界を緩和する低不純物濃度（１１） 拡散層領域の一部がシリサイド化により侵食されたため
と考えられる。

実施例２ 第４図乃至第７図は本発明の他の実施例を示した図であ
り、バイポーラトランジスタに関する。

１はＰ導電型比抵抗３０　ｎ　−ｃｍ　のシリコン基板
、２は素子間分離用シリコン酸化膜、１ＢはＮ導電型高
不純物濃度層で埋込層と称される。１９はＮ導電型低濃
度エピタキシャル層、２０１及び２１は各々シリコン窒
化膜、およびシリコン酸化膜であり同一寸法に加工後、
フォトレジストを残ｌｉｔ。

たままでシリコン酸化＋１１Ａ２１のザイドエツチを行
う。２２はシリコン薄膜、２３はシリコン窒化膜を打込
みマスクとしてボロンを打込み熱処理をして形成したベ
ース拡散層である（第４図）。第４図の状態から前記第
１の実施例に記載した条件により０．２μｍ厚のシリコ
ン薄膜２４を選ＩＬ＜的に堆積する。上記のシリコン薄
膜はベース拡散層２３、シリコン薄膜２２、およびシリ
コン窒化膜２０の各露出面にのみ自己整合的に堆積され
る。次にチ（１２） チン（Ｔｉ）２５を０．１μｍの膜厚で全面に蒸着した
（第５図）。続いて６００′ｃのＡｒ中で熱処理するこ
とにより上記シリコン薄膜２４と反応させチタンシリサ
イド（Ｔ　ｉｓ　ｉｔ　）層２６を形成し、未反応のＴ
ｉ膜を硫酸（Ｈ２Ｓα１により除去した。

上記熱処理によりシリコン薄膜２２上のＴｉ膜２５は全
面的に反応し、形成された’ｐｉＳｉ２層２６の厚さは
０．２３μｍとなった。また上記Ｔｉ５ｌ２層２６の底
面はシリコン基板１表面下３０　ｎｍに達していた。’
ｆ　ｉ　８　ｒ２層２６の形成後、Ｔ　ｉ　Ｆ３　ｉ２
層２６の低抵抗化も兼ねて８００Ｃの条件でＷ　ｅ　を
酸化し、’ｌ’１Ｓｉｚ層２６上にシリコン酸化膜２７
を０．１μｍμｍ酸形成。上記シリコン酸化膜はＴｉＳ
ｉｘ層２６の側面にも形成されるが、この酸化膜２７を
マスクにして薄いシリコン酸化膜２１とシリコン窒化膜
２０をドライエツチング法によりエツチングし第６図の
断面構造を得た。第６図の状態から開孔部にポロンイオ
ン及び砒素イオンを順に打込み各イオンの活性化熱処理
を施し、各々０．３μｍおよび０．２μｍの接合深さ全
有する真性ベース拡散層（１３） 領域２３′およびエミッタ拡散層領域２８を形成した。

次に前記第１の実施例に基づいて開孔部の形成と上記開
孔部に選択的にＴｉＷ膜２９．および３０を形成した後
所望の回路構成に基づいてアルミニウムのベース電極３
１およびエミッタ電（ｔ３２等の電極配線を施した（第
７図）。

上記の製造工程を経て製造されたバイポーラトランジス
タに関しエミッタｅベース、νよびベース・コレクタ間
の耐圧を測定したが短絡不良は皆無であった。またベー
ス抵抗ｒ　ｂｂ’も１５０Ωと従来構造のものよシ１／
２以下に低下していることがわかった。上記抵抗の低減
は主にベース引出しに用いているＴｉＳｉｘ層２６の層
厚６岸く構成できたことに基づくものと考えられる。Ｔ
ｉ１ｌ。

は高融点金属シリサイド中もつとも低抵抗な物質である
が前述したごとくシリサイド形成時に侵食するシリコン
膜厚の割合が２以上と太きく、シたがって浅い結合を有
する超微細トランジスタでは接合破壊を生じ使用が難し
い物質であったが本実施例に基づきＴｉ８ｉ２の使用が
可能となった。シ（１４） リコン薄膜２４を用いない従来構造バイポーラトランジ
スタを’ｐｉ８ｉｚ層厚が０．１μｍとなる様に設定し
、製造したがそのｒ　ｂｂ’値は３５０Ωと大きな値し
か得られなかった。上記従来構造における’ｐｉＳｉ２
層厚を本実施例のものと一致させるべく製造したトラン
ジスタにおいてはエミッタ・ベース間が短絡しトランジ
スタ特性を示さ力いものが多数生じ好ましくなった。

〔発明の効果〕

本発明によれば０．２μｍ以下で極めて浅い接合を有す
る拡散層上へも厚いシリサイド層を形成できる。したが
って拡散層抵抗の低減を接合破壊の心配なく実現できる
効果を有している。さらに本発明によればシリサイド化
におけるシリコンの侵食の割合の大きな高融点金属、又
は遷移金属も極めて浅い接合を有する超微細半導体装置
に採用できるため設計の自由度を大幅に向上略せること
が可能となる。

本発明の第１乃至第２の実施例においてはｐｄおよびＴ
４のシリサイドの場合について記載した（１５） が本発明の精神に基づけば上記シリサイドのかわシにＰ
ｔ、Ｎｉ、Ｃｏ、Ｗ、ＭＯ，Ｃｒ、Ｔａ。

Ｎｂ、Ｖ、Ｈｆ、Ｚｒ等の高融点余端、又は遷移金属の
シリサイド層で置換えてもきしつかえない。

さらに前記の第１乃至第２の実施例においてはＰ型基板
上に形成したｎチャンネルＭＯ８ＦＥＴ、又はｎｐｎバ
イポーラトランジスタの例について記載したがｐチャン
ネル絶縁ゲート型電界効果トランジスタ、又はｐｎｐバ
イポーラトランジスタに対しても本発明は適用できる。

さらに本発明は前記のごとき単体トランジスタに限定さ
れることなく半導体集積回路装置およびその製造方法に
対しても適用できることは言うまでもない。

【図面の簡単な説明】

第１図乃至第３図は本発明の第１の実施例を示す断面図
、第４図乃至第７図は本発明の第２の実施例を示す断面
図である。 １・・・シリコン基板、２・・・フィルド酸化膜％　３
・・・ゲート酸化膜、４・・・ゲート電極、５・・・シ
リコン酸化膜％６・・・ソース拡散層、７・・・ドレイ
ン拡散１−１（１６） １１．１２・・・パラジウムシリサイド層、１３・・・
保第１図 第２図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の表面、又は内部に高融点金属、又は遷
   移金属のシリコン合金層を具備する半導体装置において
   、上記シリコン合金１−の底面が半導体基板内に存在し
   、かつ上記シリコン合金層の厚さの１／２未満の深さに
   上記シリコン合金層の底面が構成されることを特徴とす
   る半導体装置。 ２　半導体基板の表面、又は内部に高融点金属。 又は遷移金属のシリコン合金層を具備する半導体装置の
   製造方法において、シリコン合金層の形成時に侵食され
   るシリコン層厚以下の膜厚を有するシリコン薄膜を半導
   体基板表面に選択的に形成した後、上記シリコン合金層
   を上記シリコン薄膜領域において形成することを特徴と
   する半導体装置の製造方法。