JPS6093519A - プロセス入出力信号の模擬装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は計算機によりヲラントの制御を行うような場
合、その制御フロク゛ラムをデパック゛する目的でプロ
セス入出力信号をシミュレートするプロセス入出力信号
の模擬装置に関するものである。

〔従来技術〕

第１図はツラントをクログラム制御するクロセス制御装
置の一例を示すブロック図である。図において、（１）
はＣＰＵ　（中央処理装置）、（２）はクログラムメモ
リ部、（３；はヲロメラミンダ装置であって、（３ａ）
はヲロク゛ラミンク゛装置の本体、（３ｂ、ｌは表示部
、（３ｃ）はキーボード等の操作部である。また、（４
１）、　（４２）　、・・・（４１）はそれぞれクロセ
ス入カニニット、（５１）　、　（５２）　、・・・（
５ｊ）はクロセス出カニニット、（６）はバスドライバ
、（７）は共通の信号バスである。

第１図に示す装置の動作は従来よく知られているので、
その一般的な説明は省略するが、クロダラミンク゛装置
（３）は表示部（３ｂ）　ｅ備え、ＣＰＵ　（１）、！
：の間で対話的（１ｎｔｅｒａｃｔｉｖｅ　）　な操作
で、制御クロク゛ラムを作成してヲロク゛ラムメモリ部
（２）へ格納し、かククロクラムデバッグを行う。

このクログラムデバッグが完全に行われてない前の状態
で実際のツラントのクロセス制御を行うことは危険であ
るから、プロセス入出力信号を模擬的に生成する必要が
ある。

第２図は従来の模擬装置の一例を示すブロック図で、第
１図と同一符号は同−又は相当部分全示し、（８１はプ
ロセス入力模擬スイッチである。

第３図は従来の装置の他の例を示すブロックで、第１図
と同一符号は同−又は相当部分を示し、（９）はイメー
ジ入出力装置で、（９ａ）はイメージ入出力装置（９）
の本体、（９ｂ）はその表示部、（９Ｃ）はその操作部
、（９ｄ）はイメージ入出カメモリ部である。

クログラムデバッグの段階において、クログラミンダ装
置（３）はＣＰＵ　ｔｌ＋がクログラムを実行２、す、
る際のプロセス入出力信号の状態全監視し、“不具合が
あればクログラムメモリ部（２）内のプログラムを修正
するのであるが、クログラムデバッグのため、実際のフ
ロセス入力信号の状態変化を待っていては時間がかがシ
すぎるので、クログラムデバッグの為には、捷ずフロセ
ス入力信号を模擬する必要があり、第２図に示す例では
フロセス入方模擬スイッチ＋８１内の各スイッチのオン
オフによって所望の入力ビットパターンを生成すること
ができる。

しかし、このためには各クロセス大刀ユニットに対し、
それぞれ模擬スイッチ（８）全接続しなければならぬと
いうことと、模擬スイッチ（８１のオンオフ操作によシ
所望のビットパターンを生成することは相当面倒な操作
となシ、クログラムデバッグ作業の効率及び操作性が劣
シ、かつコストも増大するという欠点がありた。

第３図に示す装置によってクログラムデバック゛を行う
場合はクロセス大刀ユニットトツＣ１セス出カニニット
とを接続する必要がなく、バス（７）にイメージ入出力
装置（９）全接続し、イメージ人出カメモリ部（９ｂ）
に、すべてのフロセス入力信号及びクロセス出力信号の
ビットパターンを格納して置けば、クロダラミンダ装置
（３）においてクロク°ラムの実行を監視することがで
きる。フロセス入力信号をイメージ人出カメモリ部（９
ｄ）に格納するには、操作部（９ｃ）、表示部（９ｂ）
を使ってイメージ人出カメモリ部（９ｄ）の個々のアド
レスにデータを書込めばよい。第３図に示す装置を用い
ればクロセス制御装置としてのシステムの規模にががゎ
らず、クログラムを単独でデバッグすることができるが
、フログラムデバッグが部分的に完了し、このデバッグ
が完了したクロク゛ラムに関連するクロセス入出力ユニ
ットヲ実際のプロセス入出力信号と接続し、デパック゛
の完了しなりクログラムに関連するヲロセス人力出ユニ
ットだけ全イメージ入出力装置によりてシミュレートし
てデバッグを行うことができないという欠点があった。

〔発明の概要〕

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明では信号バスにシミュレ
ーションデコー、ド部ヲ接続し、このシミュレーション
デコード部にはｃＰＵがら送出されるアドレス信号を入
カレ、このアドレス信号をアドレスとして、当該アドレ
スに対しては実際のクロセス入出力装置をアクセスする
かイメージ入出カメモリをアクセスするかを示すフラグ
を記憶することによって、実際のプロセス人出方装置へ
も或はイメージ入出カメモリへもアクセスできるように
したものである。

〔発明の実施例〕

以下この発明の実施例を図面について説明する。

第４図はこの発明の一実施例を示すブロック図で、第１
図と同一符号は同−又は相当部分全示し、叫はシミュレ
ーションデコード部、αυはイメージ入出カメモリ部で
ある。昔た第４図において第１図と同一符号の部分は、
バスドライバ（６）ヲ除き、同一動作をするのでその説
明を省略する。

シミュレーションデコード部ａＯ＋はクロセス入出力信
号のアドレスに対応して、当該アドレスにょシ実際のク
ロセス入出カニニット全アクセスするか或はイメージ入
出カメモリ部をアクセスするかを示すフラグを記憶する
。このフラグはプログラミング装置（３１からＣＰＵ　
Ｉｌｌを介してあらかじめ設定しておく。イメージ入出
カメモリ部Ｕは第３図のイメージ入出カメモリ部（９ｄ
）と同様な構成である。

ＣＰＵ　Ｉｌｌから送出されたアドレス信号はシミュレ
ーションデコード部（ＩＱに入力され、当該アドレスに
格納されているフラグを読出す。仮に、フラグの論理が
「１」のときは実際のクロセス入出カニニットをアクセ
スすべきことを表し、論理が「０」のときはイメージ入
出カメモリ部をアクセスすべきこと全表しているとすれ
ば、シミュレーションデコード部αＯから論理「１」の
信号が読出されたときこの信号によシバスドライバ（６
）ヲ動作り］能にして当該アドレス信号をバス（７１に
送出し実際のクロセス入出カニニット全アクセスする。

このとき、イメージ入出カメモリ部ｔｔＵへのアクセス
は阻止される。逆にシミュレーションデコード部＋１０
）　ノＩｆｊ　力信号の論理が「０」のときは、バスド
ライバ（６１は阻止状態に保たれ、アドレス信号はバス
（７）へは送出されず、このアドレス信号によってイメ
ージ入出カメモリ部（１１１がアクセスされてシミュレ
ーションが行われる。

なお、第４図の装置において、シミュレーションデコー
ド部Ｉ］Ｉ］ｌ及びイメージ入出カメモリ部（１１）は
プログラミング装置（３）に内蔵させてもよい。

〔発明の効果〕 以上のようにこの発明によれば、シミュレーションを行
うクロセス入出力の指定全任意に選定できるように構成
したので、初期のプログラムデバッグの為のシミュレー
ションから、デバッグの完了したクログラムに関連する
プロセス入出力ユニット’を段階的にオンライン接続し
てゆき、デバッグ未済のものはそのままシミュレーショ
ンすることができるので、ソフトウェアの生産性を向上
し、効率良くデバノｊを実行することができる。

【図面の簡単な説明】

第１図はクロセス制御装置の一例を示すブロック図、第
２図は従来の模擬装置の一例を示すブロック図、第３図
は従来の模擬装置の他の例を示すブロック図、第４図は
この発明の一実施例を示すブロック図である。 （１）・・・ＣＰＵ　、　ｆ２＋・・・クログラムメモ
リ部、（３）・・・プログラミング装置、（４１）、（
４２）、・・−・・（４１）・・−・・クロセス入カニ
ニット、（５１）、（５２）、・・−・・（５ｊ）・・
−・・クロセス出力ユニノ）　、　１６１・・・バスド
ライバ、＋７１・・・信号ハス、ｆｌｏ）・・・シミュ
レーションデコード部、■・・・イメージ入出カメモリ
部。 尚、各図中同一符号は同−又は相当部分を示す。 代理人　大岩増雄 第１図 第３図

Claims (1)

1. 【特許請求の範囲】 クログラムが格納されるクログラムメモリ部と、このク
   ログラムメモリ部から読出したツログラムニ従っテ、ツ
   ロセス大刀ユニットからクロセス入力信号を入力し、ツ
   ロク゛ラムによりて定められた処理を実行し、ゾロセス
   出力信号をクロセス出方ユニットに出方するＣＰＵと、
   操作部及び表示部を有し上記ＣＰＵとの対話的操作によ
   って上記ＣＰＵ　ｉ介し上記クログラムメモリ部へクロ
   グラムを格納し、かつクログラムデバッグを行うソロダ
   ラミンダ装置を有し、ソロダラムデバッグのためクロセ
   ス入出力信号のシミュレーションを行うクロセス入出力
   信号の模擬装置において、 上記ヲロセス大刀ユニットおよび上記タロセス出カニニ
   ットのすべてのヲロセス大刀信号及びゾロセス出力信号
   のビットパターンを当該信号のアドレスに対応して記憶
   したイメージ人出カメモリ部を上記ＣＰＵからの信号バ
   スに接続する手段と、上記すべてのクロセス入力信号及
   びゾロセス出力信号のアドレスに対応し当該アドレスに
   より実際のツロセス入カニニット又はツロセス出カニニ
   ットをアクセスするか或は上記イメージ入出カメモリ部
   をアクセスするかの区別を記憶するシミュレーションデ
   コード部を上記信号バスに接続する手段と、 上記信号バスと上記すべてのツロセス入カニニット及び
   上記すべてのヲロセス出カニニットとの接続を制御する
   ために設けられるバスドライバと、上記ＣＰＵから上記
   シミュレーションデコード部に入力されるアドレス信号
   によって読出される信号の論理に従って上記イメージ入
   出カメモリ部をアクセスするか、又は上記バスドライバ
   を経て上記ツロセス入カニニット又は上記ツロセス出カ
   ニニットをアクセスするよう制御する手段とを備えたこ
   とを特徴とするクロセス入出力信号の模擬装置。