JPS608916A - リセツト回路 - Google Patents
リセツト回路Info
- Publication number
- JPS608916A JPS608916A JP58117363A JP11736383A JPS608916A JP S608916 A JPS608916 A JP S608916A JP 58117363 A JP58117363 A JP 58117363A JP 11736383 A JP11736383 A JP 11736383A JP S608916 A JPS608916 A JP S608916A
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- reset
- turned
- digital signal
- circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はデジタル信号処理装置に使用されるリセット回
路に係り、将に電源投入時にクロックパルス（以下クロ
ックと称す）が供給されない時に第１フリツプΦフロツ
グより内部リセット信号を送出する手段を設けたリセッ
ト回路に関する。
路に係り、将に電源投入時にクロックパルス（以下クロ
ックと称す）が供給されない時に第１フリツプΦフロツ
グより内部リセット信号を送出する手段を設けたリセッ
ト回路に関する。
（ｂ） 従来技術と問題点
以下、従来のデジタル信号処理装置のリセット回路の一
芙施例を説明する。第１図は従来のリセット回路の一実
施例構成図を示す０同図において、１はデジタル信号処
理装置、２はリセット信号発生器、３はクロック発生器
、４は第１フイツプ・フロップ（以下第１ＦＦ回路と称
す）、５はデジタル信号処理部、６は電源を示す。
芙施例を説明する。第１図は従来のリセット回路の一実
施例構成図を示す０同図において、１はデジタル信号処
理装置、２はリセット信号発生器、３はクロック発生器
、４は第１フイツプ・フロップ（以下第１ＦＦ回路と称
す）、５はデジタル信号処理部、６は電源を示す。
第１図において、電源６のＯＮ（オン）により各部に所
定の′ａ源が点線で示す経路を介して供給される。
定の′ａ源が点線で示す経路を介して供給される。
しかし、クロック発生器３より送出されるクロリセット
信号■が立上ってから△ｔ１時間遅れて立上がる。即ち
時刻ｔ２の時点でクロックが発生する。
信号■が立上ってから△ｔ１時間遅れて立上がる。即ち
時刻ｔ２の時点でクロックが発生する。
第１図においてリセット発生器２より送出される第２図
に示すリセット信号■は第１ＦＦ回路４に入力し、リセ
ット信号■よりΔｔ１時間遅れて第１ＦＦ回路４に入力
した第２図■に示すクロックに同期してＱ端子よジ送出
されデジタル信号処理部５をリセットし、電源ＯＮ（オ
ン）時のデジタル信号処理装置１を安定化する。しかし
乍ら、第２図に示す如く、電源がＯＮ（オン）してリセ
ット信号■が立上がり、その後Δｔ１時間後にクロック
■が送出される。このΔｔ１時間の間はデジタル信号処
理装置１にはリセットがかがっていないので不安定な状
態にあり、デジタル信号処理装置ｌに接続されている系
のデータ装置（図示されず）に誤動作を与える欠点を生
ずる。
に示すリセット信号■は第１ＦＦ回路４に入力し、リセ
ット信号■よりΔｔ１時間遅れて第１ＦＦ回路４に入力
した第２図■に示すクロックに同期してＱ端子よジ送出
されデジタル信号処理部５をリセットし、電源ＯＮ（オ
ン）時のデジタル信号処理装置１を安定化する。しかし
乍ら、第２図に示す如く、電源がＯＮ（オン）してリセ
ット信号■が立上がり、その後Δｔ１時間後にクロック
■が送出される。このΔｔ１時間の間はデジタル信号処
理装置１にはリセットがかがっていないので不安定な状
態にあり、デジタル信号処理装置ｌに接続されている系
のデータ装置（図示されず）に誤動作を与える欠点を生
ずる。
（Ｃ）発明の目的
本発明は上記欠点を解決するために、電源ＯＮ時にクロ
ックが立上がっていない時でも内部リセット信号を成形
してデジタル信号処理装置を安定化する新規なリセット
回路を提供することを目的とする。
ックが立上がっていない時でも内部リセット信号を成形
してデジタル信号処理装置を安定化する新規なリセット
回路を提供することを目的とする。
（ｄ） 発明の構成
本発明は上記目的を達成するために、デジタル信号処理
装置のリセット信号をクロックパルスに同期して第１７
リツプ・フロップより出力するリセット回路において、
前記デジタル信号処理装置の電源ＯＮ（オン）による電
源電圧の立上がＤ”ｋシュミット回路を用いて所定のレ
ベルに成形し、該成形されたレベルで第２７リツプ・フ
ロップ。
装置のリセット信号をクロックパルスに同期して第１７
リツプ・フロップより出力するリセット回路において、
前記デジタル信号処理装置の電源ＯＮ（オン）による電
源電圧の立上がＤ”ｋシュミット回路を用いて所定のレ
ベルに成形し、該成形されたレベルで第２７リツプ・フ
ロップ。
第３７リツプ・フロップを駆動してリセットレベルを成
形する手段を設け、該リセットレベルを用いて前記第１
７リツプ・フロップより内部リセット信号を出力する手
段を設け、前記クロックパルス立上り後、該クロックパ
ルスで前記第２及び第３７リツプ・フロップ回路より出
力されるリセットレベルを解除すると共に該クロックパ
ルスで前記第１７リツプ・フロップよりリセット信号を
送出する手段を設けたことを特徴とする。
形する手段を設け、該リセットレベルを用いて前記第１
７リツプ・フロップより内部リセット信号を出力する手
段を設け、前記クロックパルス立上り後、該クロックパ
ルスで前記第２及び第３７リツプ・フロップ回路より出
力されるリセットレベルを解除すると共に該クロックパ
ルスで前記第１７リツプ・フロップよりリセット信号を
送出する手段を設けたことを特徴とする。
（ｅ） 発明の実施例
３−
以下、本発明のリセット回路の一実施例を図を用いて説
明する。第３図は本発明のリセット回路の一実施例構成
図である。同図において、第１図と同一番号、同一符号
は同一部材を示す。第３図において、１′はデジタル信
号処理装置、７は第２ＦＦ回路、８は第３ＦＦ回路、９
はインバータ、１０は入力端子、Ｇｌ、Ｇ２．Ｇ５．Ｇ
６はＮ Ａ ＮＤ（ナンド）ゲート、Ｇ３は負論理Ｎ０
Ｒ（ノア）ゲート、Ｇ４．Ｇ７はインバータ、Ｇ８はシ
ュミット回路を示す。
明する。第３図は本発明のリセット回路の一実施例構成
図である。同図において、第１図と同一番号、同一符号
は同一部材を示す。第３図において、１′はデジタル信
号処理装置、７は第２ＦＦ回路、８は第３ＦＦ回路、９
はインバータ、１０は入力端子、Ｇｌ、Ｇ２．Ｇ５．Ｇ
６はＮ Ａ ＮＤ（ナンド）ゲート、Ｇ３は負論理Ｎ０
Ｒ（ノア）ゲート、Ｇ４．Ｇ７はインバータ、Ｇ８はシ
ュミット回路を示す。
第４図は電源の立上り電圧■とシミツト回路の出力■を
示す。
示す。
第３図において、電源６のＯＮ（オン）によって電源電
圧は抵抗ＲＯ，コンデンサＣによって第４図■に示す波
形に成形される。電源６のＯＮ（オン）よりΔｔ２後電
圧ｖ１の時、シミツト回路Ｇ８にて第４図■に示すレベ
ルに成形される０このレベル■は第２ＦＦ回路７、第３
ＦＦ回路８の夫々のＮＡＮＤゲー）Ｇ２．Ｇ６に入力さ
れる。
圧は抵抗ＲＯ，コンデンサＣによって第４図■に示す波
形に成形される。電源６のＯＮ（オン）よりΔｔ２後電
圧ｖ１の時、シミツト回路Ｇ８にて第４図■に示すレベ
ルに成形される０このレベル■は第２ＦＦ回路７、第３
ＦＦ回路８の夫々のＮＡＮＤゲー）Ｇ２．Ｇ６に入力さ
れる。
４−
ゲートＧｌ、Ｇ２及びＧ ５ｅ Ｇ ６よす構成される
ＲＳフリップφフロップでその動作は次表のＲＳフリッ
プ・フロップの真理表１に基いて行われ、その出力は負
論理Ｎ０Ｒ（ノア）ゲー）Ｇ３の入力端子ａ、ｂに入力
する。
ＲＳフリップφフロップでその動作は次表のＲＳフリッ
プ・フロップの真理表１に基いて行われ、その出力は負
論理Ｎ０Ｒ（ノア）ゲー）Ｇ３の入力端子ａ、ｂに入力
する。
真理表１
負論理Ｎ０Ｒ（ノア）ゲートＧ３は次の真理表哀 １里
表 ２ 時刻ｔ１に電源、６がＯＮ（オン）し、△ｔ２後にシュ
ミット回路Ｇ８よｆ）第４図■に示す所定のレベルが出
力され、８ｇ１及び第２ＦＦ回路７及び８に入力される
。この時点ｔ、では、クロック発生器３よりクロック■
が未だ発生されていない。この状態でインバータＧ７の
出力は囁１〃レベルになっていてＮＡＮＤ（ナンド）ゲ
ー）Ｇ５にｗ １ ｔｔレベルを入力する。（ｔ３＜ｔ
！となっている。）以上の状態にて第１及び第３ＦＦ回
路７及び８の何れかより電１〃レベルが出力され、この
ｗ１〃レベルは、次の負論理Ｎ０Ｒ（ノア）ゲー）Ｇ３
に入力する。出力される負論理Ｎ０Ｒ（ノア）ゲー）Ｇ
３１１〃レベルはインバータＧ４にて反転され更にイン
パーク９にて反転されて１ｎＩＦＦ回路４のリセット端
子１０に入力し、第１Ｆ’Ｆ回路よＶ内部リセット信号
を送出し、デジタル信号処Ｊ！１１部５をリセットする
。
表 ２ 時刻ｔ１に電源、６がＯＮ（オン）し、△ｔ２後にシュ
ミット回路Ｇ８よｆ）第４図■に示す所定のレベルが出
力され、８ｇ１及び第２ＦＦ回路７及び８に入力される
。この時点ｔ、では、クロック発生器３よりクロック■
が未だ発生されていない。この状態でインバータＧ７の
出力は囁１〃レベルになっていてＮＡＮＤ（ナンド）ゲ
ー）Ｇ５にｗ １ ｔｔレベルを入力する。（ｔ３＜ｔ
！となっている。）以上の状態にて第１及び第３ＦＦ回
路７及び８の何れかより電１〃レベルが出力され、この
ｗ１〃レベルは、次の負論理Ｎ０Ｒ（ノア）ゲー）Ｇ３
に入力する。出力される負論理Ｎ０Ｒ（ノア）ゲー）Ｇ
３１１〃レベルはインバータＧ４にて反転され更にイン
パーク９にて反転されて１ｎＩＦＦ回路４のリセット端
子１０に入力し、第１Ｆ’Ｆ回路よＶ内部リセット信号
を送出し、デジタル信号処Ｊ！１１部５をリセットする
。
電源６のＯＮ（オン）してから△ｔ１時間経てクロック
発生器３よりクロック■が送出され、第１及び１２ＦＦ
回路７及び８にインバータ０７全介して入力し、第１Ｆ
Ｆ及び第２ＦＦの動作を解除する。これにより負論理Ｎ
０Ｒ（ノア）ゲー）Ｇ３の出力は停止され第１ＦＦ回路
４のリセット全解除する。これと同時にクロック■が第
１ＦＦ回路４に入力し、リセット信号２を第１Ｆ’Ｆ回
路４より出力し、このリセット信号２で第１図と同様な
動作でデジタル信号処理部を所定時間（″Ｄリセットす
る。
発生器３よりクロック■が送出され、第１及び１２ＦＦ
回路７及び８にインバータ０７全介して入力し、第１Ｆ
Ｆ及び第２ＦＦの動作を解除する。これにより負論理Ｎ
０Ｒ（ノア）ゲー）Ｇ３の出力は停止され第１ＦＦ回路
４のリセット全解除する。これと同時にクロック■が第
１ＦＦ回路４に入力し、リセット信号２を第１Ｆ’Ｆ回
路４より出力し、このリセット信号２で第１図と同様な
動作でデジタル信号処理部を所定時間（″Ｄリセットす
る。
げ）発明の効果
本発明によれば、電源電圧の立上がＶ電圧をシュミット
回路で所定値に成形し、該成形した電圧で第２及び第３
ＦＦ回路を駆動し、この第２．第３Ｆ’Ｆ回路の出力電
圧で第１ＦＦ回路をリセット７− して内部リセット信号を出力出来るので、電源投入時ク
ロックが出力されない間、デジタル信号処理装置をリセ
ットすることが出来、これによＶ電源投入時におけるデ
ジタル信号処理装置を安定に動作させる利点含有する。
回路で所定値に成形し、該成形した電圧で第２及び第３
ＦＦ回路を駆動し、この第２．第３Ｆ’Ｆ回路の出力電
圧で第１ＦＦ回路をリセット７− して内部リセット信号を出力出来るので、電源投入時ク
ロックが出力されない間、デジタル信号処理装置をリセ
ットすることが出来、これによＶ電源投入時におけるデ
ジタル信号処理装置を安定に動作させる利点含有する。
第１図は従来のリセット回路、第２図は第１図のりセッ
ト信号とクロック、Ｍ３図は本発明災施例、第４図は電
源電圧の立上がりとシュミット回路の出力波形を示す。 図中、１．１’はデジタル信号処理装置、２はリセット
発生器、３はクロック発生器、４，７．８はＦＦ回路、
５はデジタル信号処理部、６は電源、９はインバータ、
１０はリセット端子、Ｇ１．Ｇ２゜Ｇ５．Ｇ６はＮＡＮ
Ｄ（ナンド）ゲート、Ｇ３は負論理 理Ｎ０Ｒ（ノオ）ゲート、Ｇ４．Ｇ７はインバータ、Ｇ
８はシュミット回路、ＲＯは１抵抗、Ｃはコンデンサを
示す。 ８− 卒 １ 図 半 ２ 国 ｆ＝／ ｔｚ 竿 ３ 図 Ｖ ４ 図 乞ｙ ｔ３ｔｌ ｉ３ ８６−
ト信号とクロック、Ｍ３図は本発明災施例、第４図は電
源電圧の立上がりとシュミット回路の出力波形を示す。 図中、１．１’はデジタル信号処理装置、２はリセット
発生器、３はクロック発生器、４，７．８はＦＦ回路、
５はデジタル信号処理部、６は電源、９はインバータ、
１０はリセット端子、Ｇ１．Ｇ２゜Ｇ５．Ｇ６はＮＡＮ
Ｄ（ナンド）ゲート、Ｇ３は負論理 理Ｎ０Ｒ（ノオ）ゲート、Ｇ４．Ｇ７はインバータ、Ｇ
８はシュミット回路、ＲＯは１抵抗、Ｃはコンデンサを
示す。 ８− 卒 １ 図 半 ２ 国 ｆ＝／ ｔｚ 竿 ３ 図 Ｖ ４ 図 乞ｙ ｔ３ｔｌ ｉ３ ８６−
Claims (1)
- デジタル信号処理装置のリセット信号をクロックパルス
に同期して第１７リツプ・フロップより出力するリセッ
ト回路において、前記デジタル信号処理装置の電源ＯＮ
（オン）による電源電圧の立上がりをシュミット回路を
用いて所定のレベルに成形し、該成形されたレベルで第
２７リツプ・フロップ、第３７リツグ・フロップを駆動
してリセットレベルを成形する手段を設け、該リセット
レベルを用いて前記第１７リツプ＋１７０ツブより内部
リセット信号を出力する手段を設け、前記クロックパル
ス立上り後、該クロックパルス前記第２及び第３フリツ
プ・フロップ回路より出力されるリセットレベルを解除
すると共に該クロックパルスで前記第１７リツプー７０
ツブよりリセット信号を送出する手段を設けたことを特
徴とするり
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117363A JPS608916A (ja) | 1983-06-29 | 1983-06-29 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117363A JPS608916A (ja) | 1983-06-29 | 1983-06-29 | リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS608916A true JPS608916A (ja) | 1985-01-17 |
Family
ID=14709813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117363A Pending JPS608916A (ja) | 1983-06-29 | 1983-06-29 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608916A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63126686A (ja) * | 1986-11-07 | 1988-05-30 | ユナイテッド・テクノロジーズ・コーポレイション | 複数の金属材料よりなる物品の製造方法 |
| US8791384B2 (en) | 2008-08-19 | 2014-07-29 | Panasonic Corporation | Hybrid welding method and hybrid welding apparatus |
-
1983
- 1983-06-29 JP JP58117363A patent/JPS608916A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63126686A (ja) * | 1986-11-07 | 1988-05-30 | ユナイテッド・テクノロジーズ・コーポレイション | 複数の金属材料よりなる物品の製造方法 |
| US8791384B2 (en) | 2008-08-19 | 2014-07-29 | Panasonic Corporation | Hybrid welding method and hybrid welding apparatus |
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