JPS607576A - Ｆｆｔアドレス発生装置 - Google Patents
Ｆｆｔアドレス発生装置Info
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- JPS607576A JPS607576A JP11637183A JP11637183A JPS607576A JP S607576 A JPS607576 A JP S607576A JP 11637183 A JP11637183 A JP 11637183A JP 11637183 A JP11637183 A JP 11637183A JP S607576 A JPS607576 A JP S607576A
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- counter
- output
- bit
- register
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はサンプル点数と繰り返し回数全変更可能な高
速フーリエ変換装置に使用する。ＦＦＴ（Ｆａｓｔ Ｆ
ｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）アドレス発生装置
に関するものである。
速フーリエ変換装置に使用する。ＦＦＴ（Ｆａｓｔ Ｆ
ｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）アドレス発生装置
に関するものである。
一般に、 ＦＦＴアドレスは次式で表される。
Ａ＝Ｋｍ ＋Ｘ・Ｋｍ＋ ２ＫｍＭｍ ＋ Ｒ−Ｎ −
ｆｌｊここで、ＡはＦＦＴアドレス、ｍはバスナンバー
（一つのデータに対する繰り返し演算の回数をバスと呼
ぶ）、Ｒは操り返しナンバー、 Ｎ（＝２”）はサンプ
ル点数を表す。２ｎ点ＦＦＴのアドレス全発生するため
には、ｎビットのカウンタ（アドレスカウンタと呼ぶ）
が必要である。
ｆｌｊここで、ＡはＦＦＴアドレス、ｍはバスナンバー
（一つのデータに対する繰り返し演算の回数をバスと呼
ぶ）、Ｒは操り返しナンバー、 Ｎ（＝２”）はサンプ
ル点数を表す。２ｎ点ＦＦＴのアドレス全発生するため
には、ｎビットのカウンタ（アドレスカウンタと呼ぶ）
が必要である。
このカウンタの各ビット２ ＬＳＢからビット０．ビッ
トｌ、・・・、ビット（ｎ−１） と呼ぶと、 Ｋｍは
上記カウンタのビット１〜ビツト（ｎ−ｍ）で、Ｘは上
記カウンタのビットＯで、Ｍｍは上記カウンタのビット
（ｎ−ｍ＋１）〜ビット（ｎ−１）で表される。まｆｔ
、、 Ｋｒｎは次式で表される。
トｌ、・・・、ビット（ｎ−１） と呼ぶと、 Ｋｍは
上記カウンタのビット１〜ビツト（ｎ−ｍ）で、Ｘは上
記カウンタのビットＯで、Ｍｍは上記カウンタのビット
（ｎ−ｍ＋１）〜ビット（ｎ−１）で表される。まｆｔ
、、 Ｋｒｎは次式で表される。
Ｋｍ ＝＝ ２” ” ｉ２１
第（旧式で示されるＦＦＴアドレスの例を、Ｎ＝８．繰
り返し回数４の」易合につめてα″・１図に示す。
り返し回数４の」易合につめてα″・１図に示す。
第（１，１式で示され、るＦＦＴアドレスを発生する従
来のＦＦＴアドレス発生装置として、第２図に示すもの
がある。
来のＦＦＴアドレス発生装置として、第２図に示すもの
がある。
第２図はサンプル点数と繰り返し回数が共に１６以下で
あるＦＦＴ用アドレス発生装置の−ｆ！／ＩＪである。
あるＦＦＴ用アドレス発生装置の−ｆ！／ＩＪである。
第２図において、（１）は基準信号となるクロック発生
器、（２ａ）は前記クロック発生器（１１の出方をカウ
ントし、：Ｉｊウント数をプリセットでき、ＦＦＴアド
レスのふとなる４ビツトの第１のカウンタ、（ｚｂ）は
前記第１のカウンタ（２ａ）のカウント終了信号をＦＦ
Ｔの繰シ返し回数カウントする。プリセット可能な４ビ
ツトの第２のカウンタ、（２ｃ）は前記第２０カウンタ
（２ｂ）のカウント終了信号をカウントし。
器、（２ａ）は前記クロック発生器（１１の出方をカウ
ントし、：Ｉｊウント数をプリセットでき、ＦＦＴアド
レスのふとなる４ビツトの第１のカウンタ、（ｚｂ）は
前記第１のカウンタ（２ａ）のカウント終了信号をＦＦ
Ｔの繰シ返し回数カウントする。プリセット可能な４ビ
ツトの第２のカウンタ、（２ｃ）は前記第２０カウンタ
（２ｂ）のカウント終了信号をカウントし。
一つのデータに対する繰り返し演算の回数（バスと呼ぶ
）を示す２ビツトの第３のカウンタ、（３１はｌｏＳ’
２ Ｎ−１（ＮはＦＦＴザンブル点数； Ｎ＝２”）全
セットするレジスタ、（４）は第１のカウンタ（２ａ）
の出力を入力データとし、ｎ１１記レジスタ（３１の出
力及び前記第３のカウンタ（２Ｃ）の出力全制御入力と
し。
）を示す２ビツトの第３のカウンタ、（３１はｌｏＳ’
２ Ｎ−１（ＮはＦＦＴザンブル点数； Ｎ＝２”）全
セットするレジスタ、（４）は第１のカウンタ（２ａ）
の出力を入力データとし、ｎ１１記レジスタ（３１の出
力及び前記第３のカウンタ（２Ｃ）の出力全制御入力と
し。
４ビツトの出力を持つビット選択回路、（５）は／ｆｊ
″−２のカウンタ（２ｂ）の出力ｉＮ倍するシフタ、
＋６１ｕｉ＞ｉｔ記ビット選択回路（４）出力と前記シ
フタ（５１出力のオ■をめる力０算器である。第３図は
前記ビット選択回路（４）の入出力の論理を示す図であ
る。第３図においてデータ出力ｉ ＬＳＢからＢＯ＋、
Ｂｌ ＋ Ｂ２＋ Ｂ３＋データ入力”ｉ ＬＳＢか
らＡＯ＋ Ａｌｌ Ａ２１ Ａ３１制御人力１をＳｏ、
Ｓ、、制御人力２をＣｏ、Ｃ１とおき、論理積を１・″
で、論理和を十で、ｌ１ｍ＋理反転？’−”で表すと、
Ｂｏ＃Ｂ３は第（３１式〜第（６）式で与えられる。
″−２のカウンタ（２ｂ）の出力ｉＮ倍するシフタ、
＋６１ｕｉ＞ｉｔ記ビット選択回路（４）出力と前記シ
フタ（５１出力のオ■をめる力０算器である。第３図は
前記ビット選択回路（４）の入出力の論理を示す図であ
る。第３図においてデータ出力ｉ ＬＳＢからＢＯ＋、
Ｂｌ ＋ Ｂ２＋ Ｂ３＋データ入力”ｉ ＬＳＢか
らＡＯ＋ Ａｌｌ Ａ２１ Ａ３１制御人力１をＳｏ、
Ｓ、、制御人力２をＣｏ、Ｃ１とおき、論理積を１・″
で、論理和を十で、ｌ１ｍ＋理反転？’−”で表すと、
Ｂｏ＃Ｂ３は第（３１式〜第（６）式で与えられる。
Ｂｏ＝（Ｓｏ・Ｃ１ａＣｏ＋Ｓ１− Ｃ１−１−８１−
Ｃ１）−Ａ】＋（ｓ、 −ｓｏ＋ｓ１℃ｏ＋ｃｚ−ｃｏ
＋５ｏ−ｃｌ）ｅＡｏ （３１Ｂ１ ＝（Ｓｌ”Ｓ＋１
−Ｃ１＋Ｊ・ＣＩ”ＣＯ）・Ａ２＋（Ｓｌ・ＣＯ＋Ｃ１
−Ｃｏ＋５Ｏ−ＣＩ）−Ａｌｌ（Ｓｚ−８ｏ’Ｃｏ＋５
ｏ−Ｃ１・Ｃｏ＋Ｓ２・Ｓｏ・Ｃｏ）・Ａｏ −ｆ４１
Ｂ３−（Ｃ１＠ｃｏ＋５ｏＩＩｃ１＋ｓ１・５ｏｅｃｏ
）・Ａ３十８ｌ−８ｏ−０１・ｃｏ−Ａｏ □ （６ｊ
第４図はシフタ（５）の入出力の論理を示す図である。
Ｃ１）−Ａ】＋（ｓ、 −ｓｏ＋ｓ１℃ｏ＋ｃｚ−ｃｏ
＋５ｏ−ｃｌ）ｅＡｏ （３１Ｂ１ ＝（Ｓｌ”Ｓ＋１
−Ｃ１＋Ｊ・ＣＩ”ＣＯ）・Ａ２＋（Ｓｌ・ＣＯ＋Ｃ１
−Ｃｏ＋５Ｏ−ＣＩ）−Ａｌｌ（Ｓｚ−８ｏ’Ｃｏ＋５
ｏ−Ｃ１・Ｃｏ＋Ｓ２・Ｓｏ・Ｃｏ）・Ａｏ −ｆ４１
Ｂ３−（Ｃ１＠ｃｏ＋５ｏＩＩｃ１＋ｓ１・５ｏｅｃｏ
）・Ａ３十８ｌ−８ｏ−０１・ｃｏ−Ａｏ □ （６ｊ
第４図はシフタ（５）の入出力の論理を示す図である。
ｐｏ ％ ｐ３は入力ｐ Ｑｏ □ Ｑ７は出力、ｓｏ
、ｓｌは制押ｊデータを表す。
、ｓｌは制押ｊデータを表す。
次に動作を、サンプル点数Ｎ＝８．繰す返し回数４の場
合について２式（１）及び第１１ネ１と対比しながら説
明する。Ｗ４ ］のカウンタ（２ａ）はカウント数Ｎ＝
８にプリセットされ、クロック発生器（１）の出力をカ
ウントする３ビツトのカウンタとしてはたらく。第１の
カウンタ（２ａ）は前記アドレスカウンタに相当する。
合について２式（１）及び第１１ネ１と対比しながら説
明する。Ｗ４ ］のカウンタ（２ａ）はカウント数Ｎ＝
８にプリセットされ、クロック発生器（１）の出力をカ
ウントする３ビツトのカウンタとしてはたらく。第１の
カウンタ（２ａ）は前記アドレスカウンタに相当する。
第２のカウンタ（２ｂ）はカウント数４にプリセットさ
れ、第１のカウンタ（２ａ）のカウント終了出力をカウ
ントする２ビツトのカウンタとしてはたらく。第２のカ
ウンタ（２ｂ）の出方値は第１式における繰シ返しナン
バーＲに相当する。第３のカウンタ（２ｃ）ｆｄカウン
ト数３にプリセットされ、 ＦＦＴ演算のバスナンバー
をカウントするバスカウンタとしてはたらき、その出力
はビット選択回路（４）の制御に使われる。第３のカウ
ンタ（２ｃ）の出力は第（１１式におけるバスナンバー
ｍから１引き算した値である。レジスタ（３１は、値２
がセットされ、ビット選択回路（４）及びシフタ（５１
のＨｕｌ」御に使用される。シフタ（５１は吹Ｓ２のカ
ウンタ（２ｂ）の出力データを３ビツトシフトアツプし
出力する。ビット選択回路（４）の入出力関係を第５図
に示す。ビット選択回路（４）出力とシフタ（５１出力
は加算器（６１で加算されＦＦＴアドレスとして出力さ
れる。この値は第（１］式及び第１図を満足するもので
ある。
れ、第１のカウンタ（２ａ）のカウント終了出力をカウ
ントする２ビツトのカウンタとしてはたらく。第２のカ
ウンタ（２ｂ）の出方値は第１式における繰シ返しナン
バーＲに相当する。第３のカウンタ（２ｃ）ｆｄカウン
ト数３にプリセットされ、 ＦＦＴ演算のバスナンバー
をカウントするバスカウンタとしてはたらき、その出力
はビット選択回路（４）の制御に使われる。第３のカウ
ンタ（２ｃ）の出力は第（１１式におけるバスナンバー
ｍから１引き算した値である。レジスタ（３１は、値２
がセットされ、ビット選択回路（４）及びシフタ（５１
のＨｕｌ」御に使用される。シフタ（５１は吹Ｓ２のカ
ウンタ（２ｂ）の出力データを３ビツトシフトアツプし
出力する。ビット選択回路（４）の入出力関係を第５図
に示す。ビット選択回路（４）出力とシフタ（５１出力
は加算器（６１で加算されＦＦＴアドレスとして出力さ
れる。この値は第（１］式及び第１図を満足するもので
ある。
従来のＦＦＴアドレス発生装置−二以上のように、１４
））成されているので、全カウンタのビット数に対する
ＦＦＴサンプル点数の可変Ｒｉ＋’ｊ四が少なく、ｔた
第（３１式〜第（６１式に示すようにビット選択回路（
４）の論理に規則性が無いため、サンプル点数Ｎの最大
値が変わればビット選択回路（４）の構成を変えねばな
らず、ハードウェア量も増加するという欠点があった。
））成されているので、全カウンタのビット数に対する
ＦＦＴサンプル点数の可変Ｒｉ＋’ｊ四が少なく、ｔた
第（３１式〜第（６１式に示すようにビット選択回路（
４）の論理に規則性が無いため、サンプル点数Ｎの最大
値が変わればビット選択回路（４）の構成を変えねばな
らず、ハードウェア量も増加するという欠点があった。
この発明は、このような欠点を克服するためにな烙れて
ものであり、 ＦＦＴアドレスカウンタと繰シ返しカウ
ンタを１つのカウンタのビット操作で実現し、またバス
カウンタをシフトレジスタに置き換えることによってビ
ット選択回路の論理を簡単化し、拡張性のあるアドレス
ジェネレ〜りの実理を可能にしている。以下この発明を
Ｉネ（面に従って説明する。
ものであり、 ＦＦＴアドレスカウンタと繰シ返しカウ
ンタを１つのカウンタのビット操作で実現し、またバス
カウンタをシフトレジスタに置き換えることによってビ
ット選択回路の論理を簡単化し、拡張性のあるアドレス
ジェネレ〜りの実理を可能にしている。以下この発明を
Ｉネ（面に従って説明する。
第６図にこの発明の一実施例ヲ、ザンプル点数が置火２
５６のＦＦＴの場合について示す。第６図において、（
１）は基準信号となるクロック発生器、ｉ２１は初期値
零から前記クロック発生器（１１出カー２カウントする
８ビツトのカウンタ、（３ａ）は１′］ｊ了記カウンタ
（２）の最終値を記憶する＠１のレジスタ、（４）は前
記カウンタｆ２１の出力の各ピッ）？選択しＦＦＴアド
レスに変換して出力するビット逃択回路、（７１は前記
カウンタ（２］の出力と前記第１のレジスタ（３ａ）の
出力の一致を検出し、一致検出パルスを出方する一敏検
出器、（８１は前記一致検出器（７）の出方をシリアル
入力とし、この入力によってシフト動作を行い、データ
をパラレルに出力して前記ビット選択回路（４）を制御
し、且つ初期値全パラレルに入力して設定可能な７ビツ
トのシフトレジスタ、（３Ｎは前記シフトレジスタ（８
１の初期値を記憶する第２のレジスタである。第６図中
、Ｃｏ−ｃ７はカウンタ（２１の出力信号を示す符号ｐ
ｒＱ”’−ｒ７は第１のレジスタ（３ａ）の出力信号
を示す符号１ ｑＯ”””ｑ６は第２の１／ジスタ（３
ｂ）の出力信号を示す符号、５ｏ−ｓ６はシフトレジス
タ（８１の出力信号を示す符号、 ａＱ〜ａ７はビット
選択回路（４）の出力信号を示す符号であり、各符号右
下の添え字はＬＳＢから順番に（０，１，２，・・・）
付けた番号である。第７図は前記、ビット３５≦択回路
（４）の入出力の論理を示す図であり、出力ａｋ（ｋ＝
（＋、］。
５６のＦＦＴの場合について示す。第６図において、（
１）は基準信号となるクロック発生器、ｉ２１は初期値
零から前記クロック発生器（１１出カー２カウントする
８ビツトのカウンタ、（３ａ）は１′］ｊ了記カウンタ
（２）の最終値を記憶する＠１のレジスタ、（４）は前
記カウンタｆ２１の出力の各ピッ）？選択しＦＦＴアド
レスに変換して出力するビット逃択回路、（７１は前記
カウンタ（２］の出力と前記第１のレジスタ（３ａ）の
出力の一致を検出し、一致検出パルスを出方する一敏検
出器、（８１は前記一致検出器（７）の出方をシリアル
入力とし、この入力によってシフト動作を行い、データ
をパラレルに出力して前記ビット選択回路（４）を制御
し、且つ初期値全パラレルに入力して設定可能な７ビツ
トのシフトレジスタ、（３Ｎは前記シフトレジスタ（８
１の初期値を記憶する第２のレジスタである。第６図中
、Ｃｏ−ｃ７はカウンタ（２１の出力信号を示す符号ｐ
ｒＱ”’−ｒ７は第１のレジスタ（３ａ）の出力信号
を示す符号１ ｑＯ”””ｑ６は第２の１／ジスタ（３
ｂ）の出力信号を示す符号、５ｏ−ｓ６はシフトレジス
タ（８１の出力信号を示す符号、 ａＱ〜ａ７はビット
選択回路（４）の出力信号を示す符号であり、各符号右
下の添え字はＬＳＢから順番に（０，１，２，・・・）
付けた番号である。第７図は前記、ビット３５≦択回路
（４）の入出力の論理を示す図であり、出力ａｋ（ｋ＝
（＋、］。
２、・・・、７）は次の論理式で示される。
ａｋ＝ＳｋｅＳｋ−１−Ｃｋ＋５ｋ−８ｋ−１・Ｃｋ＋
１＋５ｋ−８ｋ−１−ＣＯ（７まただし、１（＝＝Ｑ、
Ｌ・・・、 ？、ＣＢ＝Ｏ，Ｓ７’＝０ である。
１＋５ｋ−８ｋ−１−ＣＯ（７まただし、１（＝＝Ｑ、
Ｌ・・・、 ？、ＣＢ＝Ｏ，Ｓ７’＝０ である。
第８図はＦＦＴサンプル点数と第１のレジスタ（３ａ）
□の設定値ｒＱ＝ｒ７．及び第２のレジスタ（３ｂ）の
設定値ｑ（１”Ｑ６の１翔係全示す図である。第８図中
のｆ、〜ｆ６はＦＦＴの操り返し回数りを示すビットで
あり。
□の設定値ｒＱ＝ｒ７．及び第２のレジスタ（３ｂ）の
設定値ｑ（１”Ｑ６の１翔係全示す図である。第８図中
のｆ、〜ｆ６はＦＦＴの操り返し回数りを示すビットで
あり。
Ｄは式（８１で示される。
次に、サンプル点数Ｎ＝８．繰シ返し回数Ｄ＝４の場合
のり１作について５）１・明する。この場合、 ｒＱ〜
ｒ７及びＱＯ”ｑ６はそれぞれ第（９１式、第０（Ｉ）
式で与えられる。
のり１作について５）１・明する。この場合、 ｒＱ〜
ｒ７及びＱＯ”ｑ６はそれぞれ第（９１式、第０（Ｉ）
式で与えられる。
（ｒ７． ｒ６＋ ｒ５＋ ｒ４． ｒ３＋ ｒ２．
ｒｌ＋ ｒｏ）＝＝（Ｑ、 ０＋ （Ｌ Ｌ １＋ Ｌ
Ｌ １）（９］ （（１６１ｑ５１ （１４，（１３Ｉ Ｑ２１（１１１
ｑｏ） ＝ Ｄ、 １．１ν１．’ １． Ｏ，０）（
１０） カウンタ（２１は、クロック発生器（１）の出力を初期
値零からカウントし、第（９）式で示される値になると
、一致検出器（７１の一致出力が出力される。カウンタ
（２）はこの一段出力によってリセットはれ再び零から
カウンタ出力める。従ってカウンタ（２１は５ビツトの
カウンタとしてハタらく。シフトレジスタ（８１は初期
値が第（１０１式で示される値であり、一致栓出器（７
）の一致出力によシシフ） ’Ｗｂ作を行１ハ、その値
は（１，１，１，１，１，Ｏ，Ｏ）→（１，１，１，１
，１，１，０）→（１，１，１，１，ｌ、 １．１ ）
と３種の値をとる。
ｒｌ＋ ｒｏ）＝＝（Ｑ、 ０＋ （Ｌ Ｌ １＋ Ｌ
Ｌ １）（９］ （（１６１ｑ５１ （１４，（１３Ｉ Ｑ２１（１１１
ｑｏ） ＝ Ｄ、 １．１ν１．’ １． Ｏ，０）（
１０） カウンタ（２１は、クロック発生器（１）の出力を初期
値零からカウントし、第（９）式で示される値になると
、一致検出器（７１の一致出力が出力される。カウンタ
（２）はこの一段出力によってリセットはれ再び零から
カウンタ出力める。従ってカウンタ（２１は５ビツトの
カウンタとしてハタらく。シフトレジスタ（８１は初期
値が第（１０１式で示される値であり、一致栓出器（７
）の一致出力によシシフ） ’Ｗｂ作を行１ハ、その値
は（１，１，１，１，１，Ｏ，Ｏ）→（１，１，１，１
，１，１，０）→（１，１，１，１，ｌ、 １．１ ）
と３種の値をとる。
これら３つの状態がそれぞれＦＦＴのバスナンバー１、
２．３に相当する。ビット選択回路（４）はシフトレジ
スタ出力（８１の出力５ｏ−８６によって、カウンタ（
２１の出力Ｃｏ％Ｃ７のビット選択動作を第（７１式に
従って行う。このときのビット選択回路（４）の入出力
ｇ＝、ａｅを、バスナンバー１．２．３の場合について
それぞれ第９図、′ｆＡＪＪ１ｏ図、第１１図図示第１
１図図〜第１１図のａＯ”’−ａ４の値は第１崗Ａの値
と一致する。
２．３に相当する。ビット選択回路（４）はシフトレジ
スタ出力（８１の出力５ｏ−８６によって、カウンタ（
２１の出力Ｃｏ％Ｃ７のビット選択動作を第（７１式に
従って行う。このときのビット選択回路（４）の入出力
ｇ＝、ａｅを、バスナンバー１．２．３の場合について
それぞれ第９図、′ｆＡＪＪ１ｏ図、第１１図図示第１
１図図〜第１１図のａＯ”’−ａ４の値は第１崗Ａの値
と一致する。
なお、上記実施例では最大サンプル点数２５６の場合を
示したが＋ ２”の任意の葱ンプル点数についても、ビ
ット数を増加させるだけで同様な構成が可能である。ま
た、上記実施例ではサンプル点数Ｎ＝８．繰り返し回数
Ｄ＝４の場合について説明１したが、他の組合せも同様
に説明できる。
示したが＋ ２”の任意の葱ンプル点数についても、ビ
ット数を増加させるだけで同様な構成が可能である。ま
た、上記実施例ではサンプル点数Ｎ＝８．繰り返し回数
Ｄ＝４の場合について説明１したが、他の組合せも同様
に説明できる。
以上のように、この発明によれば、１つのカウンタ出力
のビット操作のみでＦＦＴアドレスカウン夕と繰り返し
カウンタを実現し、バスカウンタをシフトレジスタにす
ることによってビット選択論理を簡単化し、ハードウェ
ア構成の簡単な、拡張性の高いアドレスシネレータを実
現できる。という効果がある。捷た。この発明によれば
、１つのカウンタ内の全ピットｖ石′効に使ＪＴＪでき
るため。
のビット操作のみでＦＦＴアドレスカウン夕と繰り返し
カウンタを実現し、バスカウンタをシフトレジスタにす
ることによってビット選択論理を簡単化し、ハードウェ
ア構成の簡単な、拡張性の高いアドレスシネレータを実
現できる。という効果がある。捷た。この発明によれば
、１つのカウンタ内の全ピットｖ石′効に使ＪＴＪでき
るため。
ＦＦＴサンプル点数と操９返し回数の設定免囲が犬きく
々るという効果がある。
々るという効果がある。
第１図は、 ＦＦＴアドレス葡會示す図、第２図は従来
のＦＦＴアドレス発生装置を示す図、第３図はビット選
択論理を示す図＋ ’４１’ ４図はシフタ論理を示す
図 Ｍ、！： ５図は第１図の論理を示す図、第６図は
この発明の一実施例を示す図、第７図はビット選択論理
を示す図、第８図はレジスタ設定値を示す図、第９［図
、第１０図、第１１図は第６図の論理を示す図である。 図中１１１はクロック発生器、 ｆ２１はカウンタ、（
３ｊはレジスタ、（４）はビット選択回路、（５）はシ
フタ。 （６１は加算器、（７１は一致検出器、（８１はシフト
レジスタ＋ ＡＯ〜ＡＩ＋ＢＯ〜Ｂ１＋ＰＯ〜Ｐ３＋Ｑ
ｏ〜Ｑｙ＋Ｓｇ、Ｓ１＋ Ｃ。 〜Ｃ７＋ ｒｏ”ｒ７１ ｑＯＮｑ６１５Ｏ＝−８６１
ａＱ−ａ７は各音１ムの信号である。 なお２図中同一あるいは相当部分には同−符号全村して
示しである。 代理人大岩増雄 ４１図 第３図 （良） （ｂ） 第４図 （山） （ｂ） 第９図 第１０図
のＦＦＴアドレス発生装置を示す図、第３図はビット選
択論理を示す図＋ ’４１’ ４図はシフタ論理を示す
図 Ｍ、！： ５図は第１図の論理を示す図、第６図は
この発明の一実施例を示す図、第７図はビット選択論理
を示す図、第８図はレジスタ設定値を示す図、第９［図
、第１０図、第１１図は第６図の論理を示す図である。 図中１１１はクロック発生器、 ｆ２１はカウンタ、（
３ｊはレジスタ、（４）はビット選択回路、（５）はシ
フタ。 （６１は加算器、（７１は一致検出器、（８１はシフト
レジスタ＋ ＡＯ〜ＡＩ＋ＢＯ〜Ｂ１＋ＰＯ〜Ｐ３＋Ｑ
ｏ〜Ｑｙ＋Ｓｇ、Ｓ１＋ Ｃ。 〜Ｃ７＋ ｒｏ”ｒ７１ ｑＯＮｑ６１５Ｏ＝−８６１
ａＱ−ａ７は各音１ムの信号である。 なお２図中同一あるいは相当部分には同−符号全村して
示しである。 代理人大岩増雄 ４１図 第３図 （良） （ｂ） 第４図 （山） （ｂ） 第９図 第１０図
Claims (1)
- 【特許請求の範囲】 Ｎポイント（Ｎ＝２ｎ）ＯＦＦＴ演算のメモリ・アドレ
ス全発生するＦＦＴアドレス発生装置において。 クロック発生器と、このクロック発生器の出力全初期値
ゼロからカウントするｎビットのカウンタと、前記カウ
ンタの最終値全Ｈｅ憶するための第１のレジスタと、こ
の第１のレジスタの出力と前記カウンタの出力と全比較
し、上記第１のレジスタの出力と上記カウンタの出力が
一致したときにパルス全出力する一致検出器と、この一
致検出器の出力をシリアル入力とし、この入力によって
シフト動作全行い、上記ｆ）４１のレジスタの出力デー
タｅ ７＜ラレルに出力し、またそのＷ期値をパラレル
に入力する（ｎ−１）ビットのシフトレジスタと。 このシフトレジスタの初期値を記憶するための第２のレ
ジスタと、上記カウンタの出力をデータ入力とし、かつ
上記シフトレジスタの出力ヲセリ御人力としてｎビット
のデータを出力するビット選択回路と全備えたことを特
徴とするＦＦＴアドレス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11637183A JPS607576A (ja) | 1983-06-28 | 1983-06-28 | Ｆｆｔアドレス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11637183A JPS607576A (ja) | 1983-06-28 | 1983-06-28 | Ｆｆｔアドレス発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607576A true JPS607576A (ja) | 1985-01-16 |
Family
ID=14685319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11637183A Pending JPS607576A (ja) | 1983-06-28 | 1983-06-28 | Ｆｆｔアドレス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607576A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06144551A (ja) * | 1991-09-10 | 1994-05-24 | Barilla Ger Flli Spa | 搬送装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509344A (ja) * | 1973-05-22 | 1975-01-30 | ||
| JPS509345A (ja) * | 1973-05-22 | 1975-01-30 | ||
| JPS52155925A (en) * | 1976-06-21 | 1977-12-24 | Yokogawa Hokushin Electric Corp | Address signal generating circuit |
-
1983
- 1983-06-28 JP JP11637183A patent/JPS607576A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509344A (ja) * | 1973-05-22 | 1975-01-30 | ||
| JPS509345A (ja) * | 1973-05-22 | 1975-01-30 | ||
| JPS52155925A (en) * | 1976-06-21 | 1977-12-24 | Yokogawa Hokushin Electric Corp | Address signal generating circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06144551A (ja) * | 1991-09-10 | 1994-05-24 | Barilla Ger Flli Spa | 搬送装置 |
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