JPS6075148A - クロツク整形回路 - Google Patents
クロツク整形回路Info
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- JPS6075148A JPS6075148A JP58184014A JP18401483A JPS6075148A JP S6075148 A JPS6075148 A JP S6075148A JP 58184014 A JP58184014 A JP 58184014A JP 18401483 A JP18401483 A JP 18401483A JP S6075148 A JPS6075148 A JP S6075148A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明４．入力クロックに擾乱が生じても、この擾乱を
吸収して入力クロックに同期し、しかもオフセット位相
差が極めて少く、安定したクロックを出力するクロック
整形回路に関する。
吸収して入力クロックに同期し、しかもオフセット位相
差が極めて少く、安定したクロックを出力するクロック
整形回路に関する。
入力クロックに擾乱が生じても、入力クロックに同期し
た擾乱のないクロックに正形して出力する回路がクロッ
ク整形回路であり、データ通信の受信側装置においてパ
ルス再生中継装置等で用いられている。
た擾乱のないクロックに正形して出力する回路がクロッ
ク整形回路であり、データ通信の受信側装置においてパ
ルス再生中継装置等で用いられている。
人力クロックの擾乱はノイズや伝送路歪等によつて生じ
たり、バックアップ回線に切換えた際に生じる。擾乱に
は、振幅に対するものと位相に対するものがあるが、掘
幅上の擾乱は例えばリミッタにより容易に吸収できるの
で１位相上の擾乱すなわち位相ジッタ、予備のバックア
ップ回線への切換時に多い位相ジャンプ等を吸収するこ
とがクロック整形回路における大きなｉ、！Ｉ！題であ
る。
たり、バックアップ回線に切換えた際に生じる。擾乱に
は、振幅に対するものと位相に対するものがあるが、掘
幅上の擾乱は例えばリミッタにより容易に吸収できるの
で１位相上の擾乱すなわち位相ジッタ、予備のバックア
ップ回線への切換時に多い位相ジャンプ等を吸収するこ
とがクロック整形回路における大きなｉ、！Ｉ！題であ
る。
伝送されるデータはフレーム構成になっているので、入
力クロック【（は、クレーム同期用のフレームクロック
とデータのビット同期用の基本クロックとがある。そこ
で、この二つの入力クロックにおける擾乱を吸収するこ
とが必要である。フレームクロックでは、バックアップ
回線切換時に生じる位相ジャンプが特に問題となる。
力クロック【（は、クレーム同期用のフレームクロック
とデータのビット同期用の基本クロックとがある。そこ
で、この二つの入力クロックにおける擾乱を吸収するこ
とが必要である。フレームクロックでは、バックアップ
回線切換時に生じる位相ジャンプが特に問題となる。
入力クロックの擾乱を吸収する方式として、従来、タン
ク回路を用いる方式とＰＬＬ（フェーズ・ロックド・ル
ーズ）回路を用いる方式が使用されている。
ク回路を用いる方式とＰＬＬ（フェーズ・ロックド・ル
ーズ）回路を用いる方式が使用されている。
第１１はタンク回路を用いるクロック長形方式の原理図
を示したものである。８Ｍ）ｉＺの基本クロックからな
る第１人力がタンク回路ＴＣに加えられると、タンク回
路はその高いＱ特性により第１人力に存在する擾乱を吸
収し、擾乱のない８ＭＨｚの第１出力を発生する。第１
出力の一部は８ＫＨｚのフレームクロックからなる第２
人力とともに分周用のクロックカウンタＣＮ ’Ｉｔ’
に加えられる。クロックカウンタＣＮ ’ｌ’は、第２
人力に同期して第１出力を分周し、 ８ Ｋ ＨＺの第
２出力を発生する。
を示したものである。８Ｍ）ｉＺの基本クロックからな
る第１人力がタンク回路ＴＣに加えられると、タンク回
路はその高いＱ特性により第１人力に存在する擾乱を吸
収し、擾乱のない８ＭＨｚの第１出力を発生する。第１
出力の一部は８ＫＨｚのフレームクロックからなる第２
人力とともに分周用のクロックカウンタＣＮ ’Ｉｔ’
に加えられる。クロックカウンタＣＮ ’ｌ’は、第２
人力に同期して第１出力を分周し、 ８ Ｋ ＨＺの第
２出力を発生する。
この方式は、 ［３ｊｖｌＩ−ＩＺの第１人力に擾乱が
存在しても、タンク回路のＱ％性を充分に高くすること
により吸収することができるが、バックアップ回線切換
時にフレームクロックからなる第２人力の位相が一致し
ないときに生ずる位相ジャンプによって発生する擾乱を
吸収することができないという欠点があった。
存在しても、タンク回路のＱ％性を充分に高くすること
により吸収することができるが、バックアップ回線切換
時にフレームクロックからなる第２人力の位相が一致し
ないときに生ずる位相ジャンプによって発生する擾乱を
吸収することができないという欠点があった。
すなわち、第２１１（ａｌに示ずように４時間１．にお
いて、それまでの回線に障害が発生したり、ＳＮ比が低
下した等の理由によりバックアップ回線に切換えられた
とき９両回線の７レームクロツクすなわち第２人力に位
相差があると、第２出力の位相も、第２図（ｂｌに示す
ように、直ちに同様な変化をして位相ジャンプを生じる
。また第２出力の周波数は、第２図（ｃｌに示すように
２時間ｔ工に瞬間的に高くなる。時間ｔ、において再び
元の回線に切換えられると、第２人力及び第２出力の位
相は、第２図ｔａｌ＋ （ｂｌに示すように、丹び低い
値に急変し。
いて、それまでの回線に障害が発生したり、ＳＮ比が低
下した等の理由によりバックアップ回線に切換えられた
とき９両回線の７レームクロツクすなわち第２人力に位
相差があると、第２出力の位相も、第２図（ｂｌに示す
ように、直ちに同様な変化をして位相ジャンプを生じる
。また第２出力の周波数は、第２図（ｃｌに示すように
２時間ｔ工に瞬間的に高くなる。時間ｔ、において再び
元の回線に切換えられると、第２人力及び第２出力の位
相は、第２図ｔａｌ＋ （ｂｌに示すように、丹び低い
値に急変し。
第２出力の周波数も瞬間的に低下して、やはり位相ジャ
ンプが生じることになる。
ンプが生じることになる。
このようにフレームクロックである第２人力に位相ジャ
ンプがあると、第１人力の基本クロックに欠落が生じる
とｈう極めて不都合な結果になる。
ンプがあると、第１人力の基本クロックに欠落が生じる
とｈう極めて不都合な結果になる。
第６図は、ＰＬＬ回路を用いる方式の原理図を示したも
のである。第１人力（８ＭＨｚ）と第２人力（８ＫＨｚ
）が入力されるが、このうち第２人力だけが使用される
。ｌ） Ｌ Ｌ回路は、内部の電圧制御水晶発振器（ｖ
ｃｘｕ）を第１人力周波数（８ＭＨｚ）で発振させて８
Ｍ １１ Ｚの第１出力とし、この第１出力を分周し
て８ Ｋ Ｉ−ｉ Ｚの第２出力を作り、これと第２人
力と位相比較をして第２人力と同期させる。このように
すると、第２人力に同期した８に１１Ｚ ｏｎ＜ ２
ｔＢ力及Ｕ ｓＭＨｚｏｍ １ ｔＨ力ｙ％Ｐ Ｌ Ｌ
ｕ路から発生される。
のである。第１人力（８ＭＨｚ）と第２人力（８ＫＨｚ
）が入力されるが、このうち第２人力だけが使用される
。ｌ） Ｌ Ｌ回路は、内部の電圧制御水晶発振器（ｖ
ｃｘｕ）を第１人力周波数（８ＭＨｚ）で発振させて８
Ｍ １１ Ｚの第１出力とし、この第１出力を分周し
て８ Ｋ Ｉ−ｉ Ｚの第２出力を作り、これと第２人
力と位相比較をして第２人力と同期させる。このように
すると、第２人力に同期した８に１１Ｚ ｏｎ＜ ２
ｔＢ力及Ｕ ｓＭＨｚｏｍ １ ｔＨ力ｙ％Ｐ Ｌ Ｌ
ｕ路から発生される。
第２出力は、第２人力と無関係に発生するから。
第２人力に擾乱があっても第２出力は何等影響をうけず
、擾乱のない第２出力が発生される。
、擾乱のない第２出力が発生される。
また、第４図の時１’ｆＪ］ ｂにおいてバックアップ
回線に切り換えられ９時間ｔ２において再び元の回線に
切り換えられたとき＋ ｉｉ’ｊ回腺に第４図ｔａ＋に
示すような位相差があっても、ＰＬＬ回路は瞬時に位相
誤差が増大せず、徐々に増大する特性であるので、第２
出力の位ａ ｉ’ｉ： 、第４図ｆｂｌに示すように。
回線に切り換えられ９時間ｔ２において再び元の回線に
切り換えられたとき＋ ｉｉ’ｊ回腺に第４図ｔａ＋に
示すような位相差があっても、ＰＬＬ回路は瞬時に位相
誤差が増大せず、徐々に増大する特性であるので、第２
出力の位ａ ｉ’ｉ： 、第４図ｆｂｌに示すように。
徐々に増加し、その発振周波数は、第４図（ｃｌに示す
ように変化する。すなわち２回想切換時に第２人力に位
相ジャンプかあっても、その位相ジャンプは吸収されて
第２出力には現れない。このため。
ように変化する。すなわち２回想切換時に第２人力に位
相ジャンプかあっても、その位相ジャンプは吸収されて
第２出力には現れない。このため。
回線切換時に第１出力に第１人力の基本クロックの欠落
が生じるようなことはなくなる。
が生じるようなことはなくなる。
このように、ＰＬＬ回路を用いる方式は、第１及び第２
人力に生じる擾乱を良好に吸収できるものであるが、そ
の反面、オフセット位相差が存在するという欠点がある
。
人力に生じる擾乱を良好に吸収できるものであるが、そ
の反面、オフセット位相差が存在するという欠点がある
。
第５図は、オフセット位相差を説明したもので。
ｖｃｘｏを構成する水晶発振器Ｘにバラツキがあると、
同じ発振周波数ＦｏＫ対し、水晶発振器Ｘ、、Ｘ、。
同じ発振周波数ＦｏＫ対し、水晶発振器Ｘ、、Ｘ、。
為の位相誤差電圧はｖＯ＋ ■Ｉ ＋ Ｖ２とバラツキ
が生じる。水晶発振器為を基準に考えると、水晶発振器
Ｘｌ、Ｘ！の位相誤差電圧は△ｌ、Δまたけバラつくが
。
が生じる。水晶発振器為を基準に考えると、水晶発振器
Ｘｌ、Ｘ！の位相誤差電圧は△ｌ、Δまたけバラつくが
。
位相誤差電圧は位相差に比例するので、水晶発振器為に
対しＸｌ、 Ｘ、はΔ１．Δ２に対応した位相差をもっ
て周波数Ｆｏの発振を行っていることになる。この位相
差はオフセット位相差と呼はれ９周期に対し１０％にも
達する場合がある。８ＫＨｚの第２出力における１０％
のオフセット位相差は、 ８ＭＨｚの第１出力に対して
約１００個の基本クロックに肖るので、同じ第１及び第
２人力に同期した複数のクロック整形された第１及び第
２出力を発生する場合には、それぞれが同一周波数に対
し約１００個の基本クロック分にあたる異なった位相差
をもって発掘するという不都合な間諭が生じる。
対しＸｌ、 Ｘ、はΔ１．Δ２に対応した位相差をもっ
て周波数Ｆｏの発振を行っていることになる。この位相
差はオフセット位相差と呼はれ９周期に対し１０％にも
達する場合がある。８ＫＨｚの第２出力における１０％
のオフセット位相差は、 ８ＭＨｚの第１出力に対して
約１００個の基本クロックに肖るので、同じ第１及び第
２人力に同期した複数のクロック整形された第１及び第
２出力を発生する場合には、それぞれが同一周波数に対
し約１００個の基本クロック分にあたる異なった位相差
をもって発掘するという不都合な間諭が生じる。
本発明の目的は、ノイズや伝送路歪によって生じる擾乱
、伝送回線切換によって生じる位相ジャンプ等、入力ク
ロツクに発生する各種擾乱を良好に吸収して、入力クロ
ックに同期した安定でかつオフセット位相差の極めて少
ないクロックを出力するクロック積形回路を提供するこ
とである。
、伝送回線切換によって生じる位相ジャンプ等、入力ク
ロツクに発生する各種擾乱を良好に吸収して、入力クロ
ックに同期した安定でかつオフセット位相差の極めて少
ないクロックを出力するクロック積形回路を提供するこ
とである。
〔発明のオ、１成〕
この目的を達成するため１本発明のクロック積形回路で
は、第１人力クロックとそれより低い周波数の第２人力
クロックを入力として、これら第１人力クロックおよび
第２人力クロックの中間の周波数をもち、かつ第２人力
クロックに同期した中間クロックを発生する中間クロッ
ク発生回路と。
は、第１人力クロックとそれより低い周波数の第２人力
クロックを入力として、これら第１人力クロックおよび
第２人力クロックの中間の周波数をもち、かつ第２人力
クロックに同期した中間クロックを発生する中間クロッ
ク発生回路と。
この中間クロックに同期した少くとも１個の出力を発生
ずるＰＬＬ回路と、このＰ Ｌ Ｌ回路の出力の１つと
ＩｉＪ記第２人カクロツクを入力とし、第２人力クロッ
クに同期した前記出力の分周出力を発生する第２出力発
生回路を有し、入力クロックの各種擾乱を吸収し、オフ
セット位相差を僅小化するようにしたことを特徴とする
。
ずるＰＬＬ回路と、このＰ Ｌ Ｌ回路の出力の１つと
ＩｉＪ記第２人カクロツクを入力とし、第２人力クロッ
クに同期した前記出力の分周出力を発生する第２出力発
生回路を有し、入力クロックの各種擾乱を吸収し、オフ
セット位相差を僅小化するようにしたことを特徴とする
。
本発明の一実施例を第６図に基づいて説明する。
第６図において、１１はＰ進カウンタからなり第２人力
クロックＰＣと第２人カクロックＦＣの中間周波数でか
つ第２人カクロックＦＣに同期した中間クロックＩＣを
発生する中間クロック発生回路（Ｐ−ＣＮＴ ） 、点
線で囲まれた１２は前記中間クロックＩＣに同期した第
１出力ＰＯと中間出力■０を発生するＰＬＬ回路である
。ＰＬＬ回路１２は９位相比較器（ＰＣ）１３＋低域フ
イルり（Ｌｌ）Ｆ）１４、電圧制御水晶発振器（ＶＣＸ
Ｏ）１５及び分周器（１／Ｎ）１６からなる。１７はＱ
進カウ／りがらなり、ｌｊ２人カ入力クロックに同期し
て前記中間出力ｉ０（又はｍ１出力）を分周し、第２人
力クロツクＦＣに同期した第２出力を発生する第２出力
発生回路（Ｑ−ＣＮＴ）である。
クロックＰＣと第２人カクロックＦＣの中間周波数でか
つ第２人カクロックＦＣに同期した中間クロックＩＣを
発生する中間クロック発生回路（Ｐ−ＣＮＴ ） 、点
線で囲まれた１２は前記中間クロックＩＣに同期した第
１出力ＰＯと中間出力■０を発生するＰＬＬ回路である
。ＰＬＬ回路１２は９位相比較器（ＰＣ）１３＋低域フ
イルり（Ｌｌ）Ｆ）１４、電圧制御水晶発振器（ＶＣＸ
Ｏ）１５及び分周器（１／Ｎ）１６からなる。１７はＱ
進カウ／りがらなり、ｌｊ２人カ入力クロックに同期し
て前記中間出力ｉ０（又はｍ１出力）を分周し、第２人
力クロツクＦＣに同期した第２出力を発生する第２出力
発生回路（Ｑ−ＣＮＴ）である。
次に第６図の動作を、ＭＳ１人力クロりクＰＣ及び第１
出力ＰＯの周波数が８ＭＨｚ 、 ＮＳ ２入力クロッ
クＦＣ及び第２出力Ｆ Ｏの周波数が８ＫＨｚ、中間ク
ロックＩＣ及び中間出力の周波数が２ＭＨｚの場合を例
にとって説明する。
出力ＰＯの周波数が８ＭＨｚ 、 ＮＳ ２入力クロッ
クＦＣ及び第２出力Ｆ Ｏの周波数が８ＫＨｚ、中間ク
ロックＩＣ及び中間出力の周波数が２ＭＨｚの場合を例
にとって説明する。
１１は、第２人力クロック（ＦＣ，８ＫＨｚ）によって
作動するＰ進カウ／りで第１人力クロック（ＰＣ，８Ｍ
Ｈｚ）を分周することにより、第２人力クロツクＦＣに
同期した２ＭＨｚ（Ｐ、＝＝４）の中間クロックＩＣを
発生してＩ） Ｌ Ｌ回路１２に加える。
作動するＰ進カウ／りで第１人力クロック（ＰＣ，８Ｍ
Ｈｚ）を分周することにより、第２人力クロツクＦＣに
同期した２ＭＨｚ（Ｐ、＝＝４）の中間クロックＩＣを
発生してＩ） Ｌ Ｌ回路１２に加える。
１） １． Ｌ回路１２の構成及び動作は公知のＰＬＬ
回路と同じでらり、ＶＣＸＯ１５を第１出力ＰＯの周波
数（１３ＭＨｚ ）と同じ周波数で発振させ１分周器１
６の分周比Ｎを４とすることにより、 １３ＭＨｚの第
１出力ＰＯと２ＭＨｚの中間出力ＩＯを発生する。
回路と同じでらり、ＶＣＸＯ１５を第１出力ＰＯの周波
数（１３ＭＨｚ ）と同じ周波数で発振させ１分周器１
６の分周比Ｎを４とすることにより、 １３ＭＨｚの第
１出力ＰＯと２ＭＨｚの中間出力ＩＯを発生する。
第２出力発生回路１７は、第２人力クロック（ＦＣ，８
ＫｌｌＺ）によって作動するＱ進カウンタで中間出力（
ＩＯ，２ＭＨｚ）を分周することにより。
ＫｌｌＺ）によって作動するＱ進カウンタで中間出力（
ＩＯ，２ＭＨｚ）を分周することにより。
第２人力クロックＦＣに−」期した３ＫＨｚ（Ｑ−２５
０）の０３２出力ＦＯを発生ずる。
０）の０３２出力ＦＯを発生ずる。
第１出力ＰＯ及び第２出力ＦＯを図示しない波形雅形回
路で波形成ずればそれぞれの出力クロダりを得ることが
できる。
路で波形成ずればそれぞれの出力クロダりを得ることが
できる。
第６図のクロック整形回路の入力擾乱吸収動作及びオフ
セット位相差の除去は１次のようにして行われる。
セット位相差の除去は１次のようにして行われる。
ノイズや伝送路歪等によって第１人力クロックに生じる
波形歪２位相ジッター等の擾乱は、ＰＬＬ回路の等制約
な高Ｑ特性により不動に吸収され。
波形歪２位相ジッター等の擾乱は、ＰＬＬ回路の等制約
な高Ｑ特性により不動に吸収され。
擾乱のない第１出力ＰＯ及び中間出力ＩＯが発生される
。また、バックアップ回線に切り換えられたときに両回
線の第２人力クロックに位相差があるときは、第４図に
示した従来のＰ Ｌ Ｌ回路を用いたクロック整形回路
の動作と全く同様にして位相ジャンプを吸収し９位相ジ
ャンプのない中間出力■０と、中間出力の１周期間に欠
落のない第１出力ＰＯを発生する。
。また、バックアップ回線に切り換えられたときに両回
線の第２人力クロックに位相差があるときは、第４図に
示した従来のＰ Ｌ Ｌ回路を用いたクロック整形回路
の動作と全く同様にして位相ジャンプを吸収し９位相ジ
ャンプのない中間出力■０と、中間出力の１周期間に欠
落のない第１出力ＰＯを発生する。
これらの擾乱吸収動作は、中間クロック発生回路１１が
介在しても何等影響を受峠ない。
介在しても何等影響を受峠ない。
次に、オフセット位相差の除去動作について説明すると
、ＬＰＦ１４の発生する位相誤差電圧はＰＣｌ５０入力
周波数ずなわち中間クロックＩＣ（又は中間出力ＩＯ）
の周波数に反比例する関係にあるので、ＶＣＸＯ１５を
構成する水晶発振器に１０％のオフセット位相差があっ
ても、 ２ＭＨｚの中間出力■０に生ずるオフセット位
相差は３ＫＨｚの第２人力クロックから８ＫＨｚの第２
出力を発生する第３図の場合の０．４％（８ＫＨｚ／２
ＭＨｚ）と大幅に減少する。したがって、第５図の従来
例では。
、ＬＰＦ１４の発生する位相誤差電圧はＰＣｌ５０入力
周波数ずなわち中間クロックＩＣ（又は中間出力ＩＯ）
の周波数に反比例する関係にあるので、ＶＣＸＯ１５を
構成する水晶発振器に１０％のオフセット位相差があっ
ても、 ２ＭＨｚの中間出力■０に生ずるオフセット位
相差は３ＫＨｚの第２人力クロックから８ＫＨｚの第２
出力を発生する第３図の場合の０．４％（８ＫＨｚ／２
ＭＨｚ）と大幅に減少する。したがって、第５図の従来
例では。
１０％のオフセット位相差により第１出力には基本パル
スにして約１００細根の位相差のバラツキが生じだのに
対し、第６図の本発明では０．４程度の位相差のバラツ
キに大幅に減少させることができる。
スにして約１００細根の位相差のバラツキが生じだのに
対し、第６図の本発明では０．４程度の位相差のバラツ
キに大幅に減少させることができる。
なお、第２出力発生回路１７に対する入力として、中間
出力の代りに２点線で示すように第１出力ＦＯを用いる
ことかできる。その際は当然第２出力発生回路の分周比
が変更される。
出力の代りに２点線で示すように第１出力ＦＯを用いる
ことかできる。その際は当然第２出力発生回路の分周比
が変更される。
以上の説明は、特定の数値を具体例にとって説明したが
２本発明は、これらの数値例に限定されないことはもち
ろんである。また、第１出力ＰＯ及び第２出力ＦＯの周
波数が第１人力クロツクＰＣ及び第２人カクロックＦＣ
の周波数と一致しない場合も含むものである。
２本発明は、これらの数値例に限定されないことはもち
ろんである。また、第１出力ＰＯ及び第２出力ＦＯの周
波数が第１人力クロツクＰＣ及び第２人カクロックＦＣ
の周波数と一致しない場合も含むものである。
中間り四ツクＩＣの周波数を高くするとオフセット位相
差を小さくすることができるが９周波数が高いためＰＬ
Ｌ回路の設計が複雑となり価格も高価となる。逆に中間
クロックＩＣの周波数が低いとＰＬＬ回路の設計は容易
であるが、オフセット位相差の改善度が低下することに
なるので１両者を勘案して中間クロックの周波数が選定
される。
差を小さくすることができるが９周波数が高いためＰＬ
Ｌ回路の設計が複雑となり価格も高価となる。逆に中間
クロックＩＣの周波数が低いとＰＬＬ回路の設計は容易
であるが、オフセット位相差の改善度が低下することに
なるので１両者を勘案して中間クロックの周波数が選定
される。
以上説明したように２本発明のクロック整形回路によれ
は、ノイズや伝送歪によって生じる擾乱。
は、ノイズや伝送歪によって生じる擾乱。
伝送回線の切換によって生じる位相ジャンプ等。
入力クロックに発生する各種擾乱を良好に吸収したクロ
ックを出力することができる。出力クロックは入力クロ
ックに確実に同期させることができ。
ックを出力することができる。出力クロックは入力クロ
ックに確実に同期させることができ。
安定でかつオフセット位相差を極めて少ない値にするこ
とができる。
とができる。
第１図は従来のタンク回路を用いたクロック整形回路の
原理図、第２図は第１因の動作波形図。 第６図は従来のＰＬＬ回路を用いたクロック整形回路の
原理図、第４図り第３図及び第６図の本発明の動作説明
図、第５因は第５図の従来のクロック整形回路に生じる
オフセット位相差の説明図。 第６図は本発明のクロック整形回路のブロック図である
。 Ｎ中、１１は中間クロック発生回路（Ｐ−ＣＮＴ ）
。 １２はＰＬＬ回路、１６は位相比較器（ＰＣ）＋１４は
低域フィルタ（ＬＰＦ）、１５は電圧制御水晶発振器（
ｖｃｘｏ）、ｉ ６は分周器（１／Ｎ）’＋１７は第２
出力発生回路（Ｑ−ＣＮＴ ）を示す。 ％Ｉ￥′Ｆ出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 才１１￥１ 才３０
原理図、第２図は第１因の動作波形図。 第６図は従来のＰＬＬ回路を用いたクロック整形回路の
原理図、第４図り第３図及び第６図の本発明の動作説明
図、第５因は第５図の従来のクロック整形回路に生じる
オフセット位相差の説明図。 第６図は本発明のクロック整形回路のブロック図である
。 Ｎ中、１１は中間クロック発生回路（Ｐ−ＣＮＴ ）
。 １２はＰＬＬ回路、１６は位相比較器（ＰＣ）＋１４は
低域フィルタ（ＬＰＦ）、１５は電圧制御水晶発振器（
ｖｃｘｏ）、ｉ ６は分周器（１／Ｎ）’＋１７は第２
出力発生回路（Ｑ−ＣＮＴ ）を示す。 ％Ｉ￥′Ｆ出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 才１１￥１ 才３０
Claims (3)
- （１） 第１人力クロックとそれより低い周波数の第２
人力クロックを入力として、これら第１人力クロックお
よび第２人力クロックの中間の周波数をもち、かつ第２
人力クロックに同期した中間クロックを発生する中間ク
ロック発生回路と、この中間クロックに同期した少くと
も１個の出力を発生するＰＬＬ回路と、とのＰＬＩ、回
路の出力の１つと前記第２人力クロックを入力とし、第
２人力クロックに同期した前記出力の分局出力を発生す
る第２出力発生Ｕ路を有し、入力クロックの各種擾乱を
吸収し、オフセット位相差を僅小化するようにしたこと
を特徴とするクロック整形回路。 - （２） 前記ＰＬＬ回路の発生する出力の１つが第１ク
ロツクと同じ周波数でるり、前記第２出力発生回路の出
力が第２クロツクと同じ周波数でらることを特徴とする
特許請求の範囲第１項記載のクロック整形回路。 - （３） 前記第１人力クロックがデータの基本クロック
であり、前記第２人力クロックがフレームクロックであ
ることを特徴とする特許請求の範囲第１項または第２項
記載のクロック整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184014A JPS6075148A (ja) | 1983-09-30 | 1983-09-30 | クロツク整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184014A JPS6075148A (ja) | 1983-09-30 | 1983-09-30 | クロツク整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6075148A true JPS6075148A (ja) | 1985-04-27 |
| JPH0151104B2 JPH0151104B2 (ja) | 1989-11-01 |
Family
ID=16145819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58184014A Granted JPS6075148A (ja) | 1983-09-30 | 1983-09-30 | クロツク整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6075148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0202597A2 (de) * | 1985-05-15 | 1986-11-26 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Rückgewinnung des Taktes eines isochronen Binärsignales |
-
1983
- 1983-09-30 JP JP58184014A patent/JPS6075148A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0202597A2 (de) * | 1985-05-15 | 1986-11-26 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Rückgewinnung des Taktes eines isochronen Binärsignales |
| EP0202597A3 (en) * | 1985-05-15 | 1987-09-16 | Siemens Aktiengesellschaft Berlin Und Munchen | Circuit for the clock recovery of an isochronous binary signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0151104B2 (ja) | 1989-11-01 |
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