JPS6061820A - デ−タ処理装置のクロツク生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、データ処理装置から伝送路を介して他装置に
対してクロック信号を送出するためのクロック送出回路
に関する。

〔従来技術の説明〕

従来、データ処理装置における伝送路への送出クロック
は送出元データ処理装置の状態表示にも使用されている
。すなわち、クロックが送出中のときはデータ処理可能
状態を、クロックが断のときはデータ処理不可状態を表
示するためにも使用れている。この目的で、従来のデー
タ処理装置にもデータ処理装置の内部制御によりクロッ
ク送出開始および停止ができるようになっているものが
ある。

しかし、クロック送出回路自身がクロック断を制御する
ことがなかったために、データ処理装置の内部制御が停
止してクロック送出回路にクロック断指令が出せないと
きに、データ処理不可状態が発生しているにもかかわら
ず、伝送路を介して接続する相手のデータ処理装置にデ
ータ処理不可表示ができず、相手にはクロック送出中に
つきデータ処理可と誤表示される欠点があった〔発明の
目的〕 本考案の目的は、前記の欠点を解決し装置の動作表示が
正確にできるようにしたデータ処理装置を提供すること
にある。

〔発明の要点〕

本発明は、データ処理装置がデータ処理可能状態のとき
、自身の内部制御がクロック送出回路に対してクロック
送出指令を一定時間内に継続して再指令できることに着
目し、クロック送出回路に対するクロック送出指令で伝
送路にクロック送出を始めさせ、指令から一定時間内に
再指令がなければクロック断にする機能ももたせ、デー
タ処理可能のときは内部制御からクロック送出回路に対
して一定時間内の継続したクロック送出指令でクロック
送出回路から連続したクロック送出をし、そしてデータ
処理不可になると、クロック送出回路はクロック送出指
令がなくなるのでクロック送出は最終のクロック送出指
令から一定時間後に自動的に断とするようにしたことを
特徴とする。また、連続的にクロック信号を発生するク
ロック発生回路と、このクロック発生回路の出力を入力
とし、データ処理装置からの指令信号に基づいて出力に
クロック信号を送出するクロック生成回路とを備えたデ
ータ処理装置のクロック生成回路において、上記クロッ
ク生成回路は、上記指令信号が入力してから一定時間に
限り出力にクロック信号を送出するように構成されたこ
とを特徴とする。

〔実施例による説明〕

本発明について図面を参照して詳細に説明する。

第１図は本発明の実施例装置であるデータ処理装置要部
のクロック送出回路構成を示すブロック構成図である。

第１図にて１はクロックを発生するクロック発生回路、
２は伝送路入力する送出するクロックを生成する送出ク
ロック生成回路、３は生成した送出クロックを伝送路に
送出するドライバ回路であり、これらの回路からデータ
処理装置のクロック送出回路が構成される。

次に、この回路の動作の要点を説明する。

クロック発生回路１で送出クロックのペースクロックを
発生する。このペースクロックは送出クロック生成回路
２に供給される。送出クロック生成回路２ばこのクロッ
ク送出回路２を備えるデータ処理装置の内部制御により
クロック送出指令を入力する。

送出クロック生成回路２はクロック送出指令を受けてい
ないときは送出クロックの生成をしない。

これによりドライバ回路３から伝送路へのクロック送出
はなくクロック断状態となる。送出クロック生成回路２
はクロック送出指令を受けると、クロック発生回路１か
らのペースクロツタにより、クロック送出指令時から送
出クロック生成を開始し、一定時間にわたり生成を行う
。この生成された送出クロックはドライバ回路３から伝
送路に送出される。

送出クロック生成回路２が送出クロックを生成している
一定時間内にクロック送出指令の再指令があれば、ひき
つづいて指令入力から一定時間継続した送出クロックの
生成を行う。このようにクロック送出指令を一定時間内
に継続して入力すると３のドライバ回路から安定したク
ロック送出が伝送路に行われる。

次に、送出クロック生成回路２がクロック送出指令によ
り送出クロックを生成している一定時間内にクロック送
出指令の再指令がなければ、データ処理装置のデータ処
理不可状態として、一定時間後、送出クロック生成を停
止する。これにより、ドライバ回路３は送出クロック生
成回路２の送出クロック生成停止により直ちに伝送路に
クロック送出を停止し、伝送路はクロック断となる。

第２図は第１図に示した本発明の実施装置のブロック構
成図の主要部の詳細を示す回路図である。

以下、第１図と照合しながら第２図を説明すると、第１
図のクロック発生回路１はベースクロック信号ａを発生
する第２図のクロック発生回路１０である。第１図の送
出クロック生成回路２ば、第２図では、データ処理装置
の内部制御により入力したクロック送出指令信号すの立
上りでトリガされる再トリガ機能をもった単安定マルチ
バイブレーク１２と、クロック発生回路１０から供給さ
れるペースクロック信号ａと単安定マルチバイブレーク
１２の出力信号Ｃとを入力とする論理積回路１１とから
構成されている。第１図のドライバ回路３ば、第２図で
は論理積回路１１の出力信号ｄを送出クロックとして入
力し、伝送路上にクロックとして信号ｅを出力するドラ
イバ回路１３である。

なお、単安定マルチハイブレーク１２の再トリガはＴＩ
の時間内であればかかるものとし、再トリガなしの単一
トリガ時の信号Ｃの「真」の出力時間はＴ２とする。

次に、第２図と第３図により本装置の動作の詳細を説明
する。

クロック発生回路１０から周期ＴＯのヘースクロソク信
号ａが論理積回路１１に入力する。

本りロンク送出回路を備えるデータ処理装置の内部制御
によるクロック送出指令を信号すでうけていないときは
、単安定マルチバイブレーク１２の出力信号Ｃは「偽」
であるため論理積回路１１の出力信号ｄは「偽」となり
、信号ｄを送出クロックとして入力するドライバ回路１
３の伝送路への出力信号ｅも「偽」となり、伝送路上の
クロックは断となる。

次に、クロック送出指令信号すの「真」のパルスを単安
定マルチバイブレーク１２が受けると信号すの１真」へ
の立上りで出力信号Ｃを「真」にし、論理積回路１１に
出力する。論理積回路１１は信号Ｃを１真」で入力する
と信号ｄを送出クロック信号としてドライバ回路１３に
出力する。ドライバ回路１３は伝送路へ信号ｅを駆動し
、Ｔｏ同周期クロック出力となる。単安定マルチバイブ
レーク１２の出力信号Ｃが「真」の間、信号ｅはクロッ
ク駆動状態である。

単安定マルチバイブレーク１２の出力信号Ｃはトリガの
再入力すなわち信号すの「真」でのパルス再入力がＴＩ
の時間内にあれば、継続して「真」を続ける。いまＴ３
＜Ｔｌの時間、すなわち再トリガがかかる時間Ｔ１以内
のＴ３の時間でクロック送出指令としての信号すの「真
」のパルス再入力があると、単安定マルチバイブレーク
１２は再トリガをし、再トリガからＴ２の時間に亘り信
号Ｃを「真」のまま継続する。本回路を備えるデータ処
理装置はデータ処理可能なときこの状態を保ち、データ
処理を行う。

ところが、データ処理装置の内部制御が停止して７１時
間内にクロック送出指令としての信号すの「真」のパル
ス入力が単安定マルチバイブレーク１２にないと、単安
定マルチバイブレーク１２は本回路を備えるデータ処理
装置がデータ処理不可とみなし、信号すの最終入力して
からＴ２時間後信号「Ｃ」を「偽」にする。これにより
論理積回路１１は送出クロック信号ｄの駆動をとめるの
で、ドライバ回路１３は同じくクロック駆動としての信
号ｅの駆動を停止する。これにより伝送上のクロックは
断状態となる。

〔発明の効果〕

本発明は、以上説明したように、データ処理装置の異常
により、内部制御が停止すると伝送路上のクロック送出
が自動的に停止するので、伝送路を介して接続する相手
装置にすばやくかつ正確に動作状態表示ができる効果が
ある。

【図面の簡単な説明】

第１図は本発明の実施例装置の要部を示すブロック構成
図。 第２図は第１図に示したブロック構成図の要部を示す回
路図。 第３図は第２図にかかわる動作を示すタイムチャート。 １．１０・・・クロック発生回路、２・・・送出クロッ
ク生成回路、３．１３・・・ドライバ回路、ＩＩ・・・
論理積回路、１２・・・再トリガ機能の単安定マルチバ
イブレーク。 特許出願人　日本電気株式会社　−、 代理人　弁理士　井　出　直　孝−ｆ：ｉ、：、Ｃゼ

Claims (1)

【特許請求の範囲】
1. （１）連続的にクロック信号を発生するクロック発生回
   路と、 このクロック発生回路の出力を入力とし、データ処理装
   置からの指令信号に基づいて出力にクロック信号を送出
   するクロック生成回路とを備えたデータ処理装置のクロ
   ・ツク生成回路において、 上記クロック生成回路は、 上記指令信号が入力してから一定時間に限り出力にクロ
   ック信号を送出するように構成されたことを特徴とする データ処理装置のクロック生成回路。