JPS605545A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

Info

Publication number
JPS605545A
JPS605545A JP59087928A JP8792884A JPS605545A JP S605545 A JPS605545 A JP S605545A JP 59087928 A JP59087928 A JP 59087928A JP 8792884 A JP8792884 A JP 8792884A JP S605545 A JPS605545 A JP S605545A
Authority
JP
Japan
Prior art keywords
tungsten
insulating layer
conductor track
layer
window
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP59087928A
Other languages
English (en)
Other versions
JPH0519819B2 (ja
Inventor
エリオツト・ケント・ブロ−ドベント
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPS605545A publication Critical patent/JPS605545A/ja
Publication of JPH0519819B2 publication Critical patent/JPH0519819B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体本体を具え、その表面を第１の絶縁層で
覆い、この第１の絶縁層の上に第１の導体トラックを設
け、この第１の導体トラックの上を第１の絶縁層上にも
延在する第２の絶縁層で覆い、この第２の絶縁層の上に
第２の導体トラックを設け、第２の絶縁層に窓を設け、
この窓を介して＠２の導体トラックが第１の導体トラッ
クとコンタクトし、第２の導体トラックの下にタングス
テン層を設けた半導体装置に関するものである。
本発明はまたこのような半導体装置の製造方法に関する
ものである。
日本国特開昭５２−１１０９９０号は冒頭に述べられて
いる種類の半導体装置を開示しているが、そこでは第２
の導体トラックの下全面にタングステンが存在している
。この半導体装置は半導体本体上″！多してその表面に
第１の絶縁層を設（づ、引続いてこの第１の絶縁層の上
に第１の導体トラックを設け、その上に第２の絶縁層を
設（づ、この第２の絶縁層に窓を設け、この窓を通して
第１の導体トラックの一部が露出しており、次にこの全
面をタングステン層でお＼い、その上に導電層ヲ設け、
この導電層をエツチングして第２の導体トラックを設け
、この第２の導体トラックが第２の絶縁層に設けた窓を
通して第１の導体トラックとコンタクトするようになっ
ている。この時、タングステン層はエツチングストップ
として働らき、この結果第１の導体トラックがエツチン
グ中に損傷されることから防がれる。第２の導体トラッ
クがエツチングされた後、この第２の導体トラックの外
に露出しているタングステンを取り除く。こうしてタン
グステン層は第２の導体トラックの下全面に存在し、と
りわけ第２の導体トラックが第１の導体トラックとコン
タクトする区域に存在する。
しかし、こ＼に述べたこの既知の半導体装置は欠点を有
しており、それは半導体装置の動作中に、最初相互に絶
縁された２個の導体トラックの間に窓部以外で短絡が生
ずることがあることである。
本発明の目的は第２の導電層をエツチングしてバターニ
ングする際タングステン層をエツチングストップとして
用いつつ、最初相互に絶縁した導体トラックどうしの間
で短絡が生ずるのを大幅に避けた半導体装置を提供する
にある。
このような本発明は上述した短絡は瞬接してタングステ
ン層が存在すると第２の導電層から単結晶のひげが成長
することにより生ずることを認識したことに基づいてい
る。これは特に第２の導電層がアルミニウムから成る場
合に生ずる。
本発明によれば、前述した目的を達成するため、冒頭に
述べた種類の半導体装置において、タングステンを第２
の絶縁層の窓内の第１の導体トラフ、りの区域にしか存
在しないようにしたことを特徴とする。
こうすると第２の絶縁層に設けた窓内でしかひげが成長
せず、最初相互に絶縁した導体トラック間で短絡が生ず
ることはもはやない。
本発明はまた冒頭に述べた種類の半導体装置の製造方法
に関するもので、半導体本体の表面上に第１の絶縁層を
設け、引続いて第１の導体トラックを設け、第２の絶縁
層を設け、この第２の絶縁層に窓を設け、この窓を介し
て第１の導体トラックの一部を露出させ、タングステン
層を設け、第２の導電層を設け、その後でこの第２の導
電層をエツチングして第１の導体トラックとコンタクト
する第２の導体トラックを形成する半導体装置の製造方
法において、タングステン層を第１の導体トラックの露
出している部分の上に選択的にデポジットすることを特
徴とする。こうすると非常に実際的な方法でタングステ
ンを第２の絶縁層の窓内の第１の導体トラックの区域に
しか存在しないようにすることができる。また、タング
ステンは、エツチングにより第２の導電層をパターニン
グする時はエツチングストップとして働らくことができ
、この結果第１の導体トラックが保護される。
更に、残存しているタングステンを除去する必要はない
。蓋し、タングステンは第２の絶縁層の窓内にしか存在
しないからである。
本発明製造方法の好適な実施例は、第１と第２の絶縁層
を酸化シリコン又は窒化シリコンで作り、第１の導体ト
ラックを４重量パーセント以下の銅及び／又は４重量パ
ーセント以下のシリコンを含むアルミニウム又はドーパ
ントを加えることができる多結晶シリコンで作ることを
特徴とする。この材料の実際的な選択のため、隣接する
層（第１の導体トラックの場合は酸化シリコン又は窒化
シリコン、第２の導体トラックの場合は酸化シリコン又
は窒化シリコンとタングステン）をあまり傷めずに導体
トラックをエツチングすることができる。
六フ・ソ化タングステンと水素とを含む反応ガスを６５
０　Ｐａ以下の圧力で２７０℃ないし４００°Ｃに加熱
された半導体本体上に通してタングステンをデポジット
させるようにすると好適である。
第１の導体トラックがアルミニウムでできている場合は
水素が露出しているアルミニウムに吸着され、次いで解
離する。この結果タングステンが表面に吸着される。第
１の導体トラックが多結晶シリコンから成る場合は、シ
リコンにより六フッ化タングステンが還元され、非常に
薄い多結晶シリコン層が非常に薄いタングステン層に置
換わる。
両方の場合とも六フッ化タングステンの水素による還元
により非常に薄いタングステン層の上に付加的にタング
ステンが成長する。しかし、この反応は酸化シリコン又
は窒化シリコンの表面では全く又はほとんど起こらない
。
万が一絶縁層の上にタングステンが成長してもその厚さ
は第１の導体トラック上に成長したタングステンの厚さ
に比較して薄く、またその吸着も弱いので、このタング
ステンは洗浄処理により容易に除去することができる。
図面につき本発明の詳細な説明する。
図面と好適な実施例で使用されている類似の符号は同じ
か又は非常に類似したものを示す。
第１ａ〜６ａ図、第１ｂ〜６ｂ図、第８Ｃ図及び第５ｃ
図は選択性のタングステンデポジションを含むプロセス
により半導体装置を作る工程を示す。このプロセスでは
、ホトレジストマスクは全て普通のホトリトグラフィ技
術で形成している。
プラズマエツチングの高周波（ＲＦ）レベルは全て１８
．５　Ｍｎ２　テアル。
出発材料は第１ａ及びｌｂ図に示すように単結晶シリコ
ンの半導体本体ｌＯである。この半導体本体１０は単純
なＰ形若しくはＮ形にドープした基板又はその上にエピ
タキシャル成長させた層を具える基板である。普通は図
示していないがこの半導体本体１０内に種々のＮ形又は
Ｐ形にドープされた領域が存在する。
半導体本体ｌＯの上面に酸化シリコンから成る第１の絶
縁層１２を設ける。この第１の絶縁層１２は普通の熱酸
化法により半導体本体１０の上に約４，０００人の厚さ
迄成長させると好適である６第１の絶縁層１２はまた半
導体本体１０の上にＳｉｎ、をデポジットすることによ
り形成することもできる。
第１の絶縁層１２の上に４重量％迄の銅及び／又は４重
量％迄のシリコンを含むアルミニウム層をスパッタデポ
ジション大することにより第１のパターンをつけられる
導電層１６を形成する。この第１のパターンをつけられ
る導電層１６の厚さは第１の絶縁層１２の上面上竿ると
ころで約６．０００　人とする。次に適当なホトレジス
トマスク（図示せず）をこのデポジットされた導電層１
６の上に形成し、次に絶縁層１２をあまり傷めない適当
なエッチャントを用いてデポジットされた導電層１６の
不所望な部分を除去する。このエツチングは１，０００
　Ｗの高周波電源で動作する装置内で１００°Ｃで５分
間約０．０１　）−ルの圧力で入力容積にして等量の三
塩化ボロンと塩素とから成るプラズマで行なうと好適で
ある。導電層１６は幅が約４μで、方向が第１ｂ図に垂
直な導電トラックである。これは任意ではあるが、導Ｎ
Ｍｌ６は約１％のＱｕを含むＡｌとする。
ホトレジストマスクを取除いた後、導電層１６と第１の
絶縁層１２の露出している部分との上に第２の絶縁層２
０をデポジットする。この第２の絶縁層２０は普通のプ
ラズマデポジション法で厚さ約７，０００　Ａ迄デポジ
ットされた窒化シリコンとすると好適である。
第２の絶縁層２０を貫通して第１の導電層１６の表面部
２６に至る面積が約７μ×７μの窓（即ちバイア）２４
を作り、第２ａ図及び第２ｂ図に符号２８で示した構造
を作る。この場合、第２の絶縁層２０の上に適当なホト
レジストマスク（図示せず）を設け、その後であまり第
１の導電層１６を傷めない適当なエッチャントにより第
２の絶縁層２０をエツチングする。このエツチングは２
００Ｗの高周波電源で動作する装置内で１３０°Ｃで５
分間約０．７トールの圧力の下で４容量部の六フッ化硫
黄と１容量部の酸素とから成るプラズマで行うと好適で
ある。
第２ｂ図に示すように、窓２４は過大な寸法の窓であり
、導−電層１６の側縁を越えて横方向に延在する。これ
により第２ｂ図に導電層１６が窓２４に対して僅かに整
列しておらず、また徒に示すように第５ａ図でも対応し
て僅かな不整列があることにより示されるように、窓２
４を画成するのに使用されるホトレジストマスクの重ね
合せが「厳しくなく」なる。また第２ｂ図に示すように
、窓２４は僅かながら絶縁層１２にくい込んでいる。
しかし、これは必要ではない。事実、窓２４は導電層１
６の側面で絶縁層２０を完全に貫ぬく必要もなく、導電
層１６の側面が露出する必要もない。
即ち、窓２４は第１の導電層１６の本当の上面を一部露
出させるだけで足りる。
ホトレジストマスクを取除いた後、できた構体２８を注
意深く予洗して有機物、塵及び微粒子を含む汚染物を除
去する。この予洗処理では、先ず構体２８を１０重量部
の硫酸と１重量部の過酸化水素とから成る１００°Ｃの
浴の中に１０分間放置し、その後で構体２８を脱イオン
化水に入れて１０分間ゆすぎ、６分間回転させて乾かす
。次に、構体２８を２７５Ｗの高周波電源で１００°Ｃ
で２分間約０．５トールの圧力で９容量部の酸素と１容
歌部の四フッ化炭素とから成るプラズマで処理する。殻
層に、構体２８を１００重量部の水と１重量部のフッ化
水素酸とから成る室温の浴の中に８０秒間放置し、その
後で構体２８を脱イオン化水で１０分間ゆすぎ、６分間
回転させて乾かす。
次に、トラック】６の露出されている部分２６の上にタ
ングステンをデポジットし、第８　ａ〜８Ｃ図に示すよ
うな約１，５００人厚の中間導電層８０を形成する。タ
ングステン層８０は第８ｂ図に示すように表面部２６を
完全に取囲む。このタングステンのデポジションは表面
部２６に降接している第１の絶縁層１２の露出している
部分や第２の絶縁Ｒ２０の露出している部分の上はタン
グステンの単層が１個もできないように（即ち、１０１
５原子／Ｃｍ２以下）行なう。この絶縁層１２及び２θ
上のタングステンの厚さは非常に小さく、電気的に重要
ではない。即ち、このタングステンは（あるとしても）
十分な電気を通さず、完成品の電気相互接続構体の電気
的特性に彫響しない。
特に、タングステン層３０は低圧ＣＶＤ法で作るが、そ
こではタングステンは第７図に示すような装置を用いて
表面部２６近傍で気体の六フッ化タングステンを水素雰
囲気で還元することにより得る。この処理では、一部完
成した構体２８及び他のそのような構体（時として簡単
に基板と呼ばれる）を立てて基板ホルダ８２にのせ、こ
れを石英管の反応室３４に入れる。次に封止ドア３６を
閉じ、反応室３４を密閉する。抵抗加熱炉室３８が熱を
反応室８４に与える。炉室８８は反応室３４の構体２８
が置かれている部分を取囲み、温度コントローラ４０で
制御される。反応室３４の湿度は基板ホルダ３２の近傍
に置かれているクロメル−アルメル熱電対４２によりめ
られ、外部の湿度表示装置４４に表示される。
六フッ化タングステンはＷＦ、液体源のびん４６かう自
動フローコントローラ４８を経て封止ドア３６上の入口
に至るＷＦ６供給ラインを介して反応室８４に与えられ
る。ＷＦ６液体源のびん４６上の加熱ジャケット５０が
六フッ化タングステンをその気化温度よりも僅かに上進
加熱する。水素はＨ２気体源のびん５２からパラジウム
を拡散させた水素清浄器５４ともう一つの自動フローコ
ントローラ５６を経て封止ドア３６上のもう一つの入口
に至るＨ２供給ラインを介して反応室８４に与えられる
。ＷＦ６供給ラインとＨ２供給ラインとに沿って適当な
弁を設けてびん４６及び５２から反応室８４に送られる
ＷＦ６及びＨ２の量を制御する。
反応室８４の圧力は一列に並べられたルーツプロワ−真
空ポンプ５８と機械的な回転羽根真空ポンプ６０とによ
り低レベルに下げられる。ブロワ−ポンプ５８は排気ラ
インの一部を介して反応室８４の封止ドア８６とは反対
側の端に連結され、機械的なポンプ６ｏは排気ラインの
もう一つの部分を介して大気中に排気する。排気ライン
に沿って適当な弁を設は反応室３４に出入りする気体の
量を制御する。
選択性のタングステンデポジションを行うに当っては先
ず０．０５　）−＃以下の圧力迄排気する。２［１次に
構体２８を２７０℃〜４００’Ｃの範囲、好ましくは２
７０℃〜８５０℃の範囲の温度迄加熱する。構体の温度
（即ちデポジション温度）は８００°Ｃとすると好適で
ある。構体２８をこの所望の温度迄上げる間に反応室８
４をＨ２気体源びん５２から供給されるＨ２で清める。
この清浄化は外部の源から与えられるアルゴンや窒素の
ような不活性ガスで行なうこともできる。清浄中は反応
室３４の圧力が約０．１〜ｌトール、代表的には約０．
３トール迄上昇する。構体２８が前述した範囲の所望の
温度に達したら清浄化をやめる。そして反応室８４を０
．０５　）−ル以下の圧力まで再び排気する。
今度はタングステン層８０が所望の厚さになる迄コント
ローラ４８及び５６で制御しつつＷＦ６及びＨ８を反応
室３４に入れる。この場合ＷＦ６の流速はｓ、ｏ　ｏ　
ｏ　ｃｍ８／分以下でなければならず、１．５００　ｃ
ｍ８７分とすると好適である。Ｈ２の流速は１，０００
　Ｃｍ８／分以下でなければならず、２００ｃｍ８７分
をすると好適である。タングステン層８０の厚さを前述
した１、５０　ＯＡにするには約３０分間ＷＦ６及びＨ
２を反応室８４に流し続ける。
この間に水素は六フッ化タングステンを表面部２６上で
還元し、タングステンを解離し、そこに吸着させ、タン
グステン層８０を作る。
タングステンのデポジション圧力は５トール以下とする
。このレベル以上だと反応室８４内の流れが滑らかでは
なくなり、反応室８４内で反応物質のｍ度が変わり、構
体２８上でのタングステンのデポジションが不均一にな
る。即ち＼タングステン層３０の厚さが基板２８毎に変
り、一つの基板２８上でも位置毎に変わる。加えて、絶
縁層１２及び２ｏが著しく削除される。反応室８４内の
デポジション圧力は１ト〜ル以下とすると好適で、こう
すると分子の定常流が生ずる。そしてタングステン層８
０の厚さが反応室３４内で可成り一様になる。代表的な
デポジション圧力は０．５トールである。最小のデポジ
ション圧力は気体の流速及び排気系のボンピング能力に
ょるがｏ、ｏ５トールないし０．８トールである。
タングステンのデポジションは反応 ＷＦ６＋　８Ｈ，−＞　Ｗ　＋　６ＨＦニ従って進む。
この反応は前述したデポジション条件の下で表面で行な
われる。第３ａ〜８０図につき述べると反応機構は表面
部２６並びに絶縁層１２及び２ｏの露出している区域で
水素が解離し、単原子の水素がＷＦ６と反応するもので
ある。基板２８を前述したように前処理した場合は４０
０℃の基板温度が導電層１６の表面部２６ではＨ２の解
難が相当に進み、他方絶縁層１２及び２ｏの露出してい
る区域ＣはＨ２の解離があまり進まない上限の温度であ
る。この値以上になると導電層１６と絶縁層１２及び２
ｏの選択性が失なわれる。
３５０°Ｃ以下になると、導電層１６の表面部２６では
相当にＨ３が解離し、絶縁層１２及び２ｏの露出してい
る部分ではＨ２が解離せず、その差が十分でタングステ
ン層８ｏの厚さは容易に制御できると共に、絶縁層１２
及び２ｏ上には電気的に無意味な量のタングステンしか
たまらない。
表面が水素を解離する能力は表面が清浄でなく、有機物
、塵及び微粒子等があると増す。従って、表面全体が汚
れてくると表面部２６と絶縁層１２及び２０の露出して
いる区域との間の選択性の差は急速に失なわれる。基板
２８を反応室８４に入れる前に予洗し、反応室に入れた
後清浄化すると絶縁層１２及び２０の露出している区域
上にはタングステンがデポジットせず、選択機構が強め
られる。
デポジション圧力が低く、還元反応の結果できるフッ化
水素の表面濃度も低いため、タングステンのデポジショ
ン中に絶縁層１２及び２ｏはあまり削らない。代表的に
はタングステン層８ｏに非常に近い部分でも絶縁層１２
及び２ｏは２０Ａ以下の厚さしか削除されない。そして
タングステン層３０に遠い部分では５人程度しか削除さ
れない。
基板２８を反応室３４から取り出した後、絶縁層１２及
び２０上にたまっているタングステンを除去するために
クリーニングをする。しかし、このクリーニングはタン
グステン層８ｏの厚さにはＶ。
あまり影響しない。このクリーニングは１８°Ｃ〜２２
°Ｃで５分間約４０λ／分のエツチング速度でＨ２Ｏ２
を用いて行なう。
第４ａ図及び第４ｂ図に示すように、４重量％迄のＯｕ
及び／又は４重量％迄のＳ土を含むアルミニウムの導電
層６２を得られた構体の露出している上面、即ち、タン
グステン層３０と絶縁層１２及び２０の露出している区
域との上に約１５．００　ＯＡの厚さ迄スパッタリング
によりデボジツＦする。導電層６２は約１％のＯｕを含
むＡＩとすると好適である。
今度は導電層６２にパターンをつけ、第５ａ〜５０図に
示すように得られる第２のパターンをつけられた導電層
６４の一部がタングステン層３０の一部とコンタクトす
るようにする。このパターニングは導電層６２上に適当
なホトレジストマスク（図示せず）を設け、タングステ
ン絶縁層１２及び２０の材料をあまり傷めない適当なエ
ッチャントで導電層６２の不所望な部分を除去すること
により行なう。このエツチングは１，０００　Ｗの高・
・・、周波電源で約１００°Ｃで１２分間約０．０１）
−ルの圧力で入力容量にして等量のＢＣｌ２とＣ１２と
から成るプラズマで行なうと好適である０得られたパタ
ーンをつけられた導電層６４は幅が約４μで導体トラッ
ク１６に垂直な導電ラインである。窓２４が導電ライン
６４よりも広いから、このパターニングはタングステン
層８０の一部６６を露出させる。このパターニングに用
いられるエッチャントがあまりタングステンを傷めない
限り、部分６６は下側の導電層１６を損傷しないための
エッチストップとして働く。短く云えば、タングステン
層３０は（絶縁層１２及び２０と組んで）不所望な導体
トラック１６の切断を防ぐ。
こうなれば普通の方法で電気相互接続構体を完成するこ
とができる。代表的な場合は、基板の上部に５ｉ８Ｎ４
層に外部リードバクーンと接続するための開口を作り、
その後で構体を適当なパッケージに入れる。
こうして構体を仕上げる前に、絶縁層１２及び２０又は
導電層１６及び６４をあまり傷めないエッチャントでエ
ツチングすることによりタングステン部６６を除去して
もよい。このエツチングはＨ２Ｏ，で４ｏ分間１８℃〜
２２°Ｃで行なうと好適である。このエツチングの際、
導電層６４は下側のタングステン部６８を保設するマス
クとして役立つ。こうしてから上述した普通の方法で植
体を完成する。
絶縁層１２の５ｉ０２又は絶縁層２０の５ｉ８Ｎ、の代
りに４０１０°Ｃ以下、好ましくは３５０°Ｃ以下の構
体温度でＨ２解離をあまり進めない他の絶縁材料を（適
当に清浄であるならば）使うこともできる０ 適当な代替導体としてはチタン、チタン−タングステン
、モリブデン、クロム、金及び種々の金属ケイ化物があ
り、金属ケイ化物にはケイ化白金ケイ化ニッケル、ケイ
化ニッケルー白金、及びケイ化パラジウムが含まれる。
選択された代替材料に依存して、上述したところと追う
化学反応をいくつかの工程で使わねばならなくなること
があり得る。上に挙げた材料は導電層６４でも使用でき
る。
導電層１６はドーピングされた多結晶シリコンで作るこ
ともできる。この場合、導電Ｗｌ　１６　ハ適当なＮ形
又はＰ形不純物をドープした多結晶シリコンの層をデポ
ジットし、次にこのデポジットされた層を適当にパター
ニングすることにより作ることができる。代りに、導電
層１６はほぼ真正な（即ち、ドープされていない）多結
晶シリコンの層をデポジットし、次にパターニングの前
又は後にこの層に適当な不純物をドーピングすることに
より作ることもできる。導電層６４も上述した方法の一
つで形成されたドーピングされた多結晶シリコンとする
こともできる。
導電層１６がドーピングされた多結晶シリコンから成る
場合は、タングステンのデポジションプロセスが前述し
たところと少し変ってくる。構体２８が反応室８４に入
れられ、ＷＦ６の流れが開始された後、六フッ化タング
ステンは次式に従って露出されている表面部２６に沿っ
てシリコンと反応する。
２ＷＦ　＋　８Ｓｉ→２Ｗ　”　８ＳＩＦ４四フッ化シ
リコンは気体であり、表面部２６から速やかに去る。従
って、薄いタングステン層が表面部２６に沿って薄いシ
リコン層に置き換わる。
この反応は薄いタングステン層がＷＦ６が導電層１６内
のシリコンに達するのを防ぐに足る′だけの厚さ、代表
的には１００〜４００人になった時とめる。この期間Ｈ
２を基板２８に与える必要はない。しかし、水素は何も
破壊的な作用をしないからこの期間にＨ２を与えてもよ
い。上述した反応がとまった後、前述した水素によるＷ
６の還元により更にタングステンをデポジットし、タン
グステン層８０を所望の厚さにする。
以上特定の実施例につき本発明を記述してきたが、この
記述は説明のためだけであって、特許請求の範囲に記載
された本発明の範囲を限定するものと考えてはならない
。例えば、ＷＦ６以外のタングステンを含んでいる材料
を使ってタングステン層を作ることもできる。このよう
に、当業者ならば特許請求の範囲に記載された本発明の
真の精神。
と範囲を逸脱せずに種々の修正、変更及び用途を考える
ことができる。
【図面の簡単な説明】
第１ａ、２ａ、８ａ、４ａ、５ａ及び６ａ図は本発明に
係る半導体装置の順次の製造工程を示す断面図（第１ａ
〜６ａ図は夫々第１ａ〜６ｂ図の面１ａ−１ａ、２ａ−
２ａ、ａａ−８ａ１４ａ、−４ａ、５ａ−５ａ及び６ａ
−６ａで切った断面図である）・ 第１ｂ、２ｂ、ａｂ、４ｂ、５ｂ及び６ｂ図は夫々第１
ａ〜６ａ図の面１ｂ−１ｂ、’２ｂ−２ｂ。 ａｂ−ａｂ、４ｂ−４ｂ；５ｂ−５ｂ及び６ｂ−６ｂで
切った断面図、 第３Ｃ図は第８ａ図及び第８ｂ図に示す半導体装置の平
面図、 第５Ｃ図は第５ａ図及び第５ｂ図に示す半導体装置の平
面図、 第７図は本発明の半導体装置の製造に使用するのに適し
た化学的デポジション装置の略式説明図である。 １０・・・半導体本体　１２・・・第１の絶縁層１６・
・・第１のパターンをつけられる導電層（トラック） ２０・・・第２の絶縁層　２４・・・窓２６・・・導電
層２６の表面部 ２８・・・第２図に示した構造（構体；基板）８０・・
・タングステンの中間導電層 ８２・・・基板ホルダ　８４・・・反応室８６・・・封
止ドア　８８・・・抵抗加熱炉室４０・・・温度コント
ローラ ４２・・・クロメル−アルメル熱電対 ４４・・・温度表示装置 ４６・・・ＷＦ６液体源のびん ４８・・・自動フローコントローラ ５０・・・加熱ジャケット ５２・・・Ｈ２気体源のびん ５４・・・水素清浄器 ５６・・・自動フローフントローラ ５８・・・ルーツブロワ−真空ポンプ 、６０・・・回転羽根真空ポンプ ６２・・・導電層 ６４・・・パターンをつけられた第２の導電層６６・・
・露出したタングステン層３ｏの部分６８・・・導電層
６４の下側のタングステン部。 特許出願人　エヌ・ベー・フィリップス・フルーイラン
ペンファブリケン

Claims (1)

  1. 【特許請求の範囲】 １　半導体本体を具え、その表面を第１の絶縁層で覆い
    、この第１の絶縁層の上に第１の導体トラックを設け、
    この第１の導体トラックの上を第１の絶縁層上にも延在
    する第２の絶縁層で覆い、この第２の絶縁層の上に第２
    の導体トラックを設け、第２の絶縁層に窓を設け、この
    窓を介して第２の導体トラックが第１の導体トラックと
    コンタクトし、第２の導体トラックの下にタングステン
    層を設けた半導体装置において、タングステンを第２の
    絶縁層の窓内の第１の導体トラックの区域にしか存在し
    ないようにしたことを特徴とする半導体装置。 久　第１と第２の絶縁層を酸化シリコン又は窒化シリコ
    ンで作り、第１の導体トラックを４重量パーセント以下
    の銅及び／又は４重量パーセント以下のシリコンを含む
    アルミニウム又はドーパントを加えることができる多結
    晶シリコンで作ったことを特徴とする特許請求の範囲第
    １項記載の半導体装置。 龜　半導体本体の表面上に第１の絶縁層を設け、引続い
    て第１の導体トラックを設け、第２の絶縁層を設け、こ
    の第２の絶縁層に窓を設け、この窓を介して第１の導体
    トラックの一部を露出させ、タングステン層を設け、・
    第２の導電層を設け、その後でこの第２の導電層をエツ
    チングして第１の導体トラックとコンタクトする第２の
    導体トラックを形成する半導体装置の製造方法において
    、タングステン層を第１の導体トラックの露出している
    部分の上に選択的にデポジットする゛ことを特徴とする
    半導体装置の製造方法。 表　第１と第２の絶縁層を酸化シリコン又は窒化シリコ
    ンで作り、第１の導体トラックを４重量パーセント以下
    の銅及び／又は４重量パーセント以下のシリコンを含む
    アルミニウム又はドーパントを加えることができる多結
    晶シリコンで作ることを特徴とする特許請求の範囲第３
    項記載の半導体装置の製造方法。 ５　六フッ化タングステンと水素とを含む反応ガスを６
    ｎＯ，Ｐａ以下の圧力で２７０°Ｃないし４００℃に加
    熱された半導体本体上に通してタングステンをデポジッ
    トさせるようにすることを特徴とする特許請求の範囲第
    ８項又は第４項に記載の半導体装置の製造方法。
JP59087928A 1983-05-02 1984-05-02 半導体装置とその製造方法 Granted JPS605545A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/490,381 US4517225A (en) 1983-05-02 1983-05-02 Method for manufacturing an electrical interconnection by selective tungsten deposition
US490381 1983-05-02

Publications (2)

Publication Number Publication Date
JPS605545A true JPS605545A (ja) 1985-01-12
JPH0519819B2 JPH0519819B2 (ja) 1993-03-17

Family

ID=23947802

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59087928A Granted JPS605545A (ja) 1983-05-02 1984-05-02 半導体装置とその製造方法

Country Status (5)

Country Link
US (1) US4517225A (ja)
EP (1) EP0124181B1 (ja)
JP (1) JPS605545A (ja)
CA (1) CA1215477A (ja)
DE (1) DE3482970D1 (ja)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4794019A (en) * 1980-09-04 1988-12-27 Applied Materials, Inc. Refractory metal deposition process
JPS6050920A (ja) * 1983-08-30 1985-03-22 Toshiba Corp 半導体装置の製造方法
FR2566184B1 (fr) * 1984-05-11 1987-07-24 Efcis Circuits integres a plusieurs niveaux d'interconnexion en alliage d'aluminium et procede de fabrication
DE3580192D1 (de) * 1984-06-02 1990-11-29 Fujitsu Ltd Verfahren zum herstellen eines kontaktes fuer eine halbleiteranordnung.
US4552783A (en) * 1984-11-05 1985-11-12 General Electric Company Enhancing the selectivity of tungsten deposition on conductor and semiconductor surfaces
US4699801A (en) * 1985-02-28 1987-10-13 Kabuskiki Kaisha Toshiba Semiconductor device
US4648175A (en) * 1985-06-12 1987-03-10 Ncr Corporation Use of selectively deposited tungsten for contact formation and shunting metallization
US4630357A (en) * 1985-08-02 1986-12-23 Ncr Corporation Method for forming improved contacts between interconnect layers of an integrated circuit
US4650696A (en) * 1985-10-01 1987-03-17 Harris Corporation Process using tungsten for multilevel metallization
US4741928A (en) * 1985-12-27 1988-05-03 General Electric Company Method for selective deposition of tungsten by chemical vapor deposition onto metal and semiconductor surfaces
JPS62216224A (ja) * 1986-03-17 1987-09-22 Fujitsu Ltd タングステンの選択成長方法
US4647340A (en) * 1986-03-31 1987-03-03 Ncr Corporation Programmable read only memory using a tungsten fuse
US4968644A (en) * 1986-06-16 1990-11-06 At&T Bell Laboratories Method for fabricating devices and devices formed thereby
EP0275299A1 (en) * 1986-07-31 1988-07-27 AT&T Corp. Semiconductor devices having improved metallization
US4740483A (en) * 1987-03-02 1988-04-26 Motorola, Inc. Selective LPCVD tungsten deposition by nitridation of a dielectric
US4988423A (en) * 1987-06-19 1991-01-29 Matsushita Electric Industrial Co., Ltd. Method for fabricating interconnection structure
EP0322466A1 (en) * 1987-12-24 1989-07-05 Ibm Deutschland Gmbh PECVD (plasma enhanced chemical vapor deposition) method for deposition of tungsten or layers containing tungsten by in situ formation of tungsten fluorides
US5055423A (en) * 1987-12-28 1991-10-08 Texas Instruments Incorporated Planarized selective tungsten metallization system
US5212400A (en) * 1988-02-18 1993-05-18 International Business Machines Corporation Method of depositing tungsten on silicon in a non-self-limiting CVD process and semiconductor device manufactured thereby
US5071788A (en) * 1988-02-18 1991-12-10 International Business Machines Corporation Method for depositing tungsten on silicon in a non-self-limiting CVD process and semiconductor device manufactured thereby
US4997520A (en) * 1988-06-10 1991-03-05 Texas Instruments Incorporated Method for etching tungsten
US4896108A (en) * 1988-07-25 1990-01-23 American Telephone And Telegraph Company, At&T Bell Laboratories Test circuit for measuring specific contact resistivity of self-aligned contacts in integrated circuits
JP2947818B2 (ja) * 1988-07-27 1999-09-13 株式会社日立製作所 微細孔への金属穴埋め方法
US4853347A (en) * 1988-10-03 1989-08-01 Motorola, Inc. Selective metal deposition process
US4920072A (en) * 1988-10-31 1990-04-24 Texas Instruments Incorporated Method of forming metal interconnects
US4997789A (en) * 1988-10-31 1991-03-05 Texas Instruments Incorporated Aluminum contact etch mask and etchstop for tungsten etchback
US4985372A (en) * 1989-02-17 1991-01-15 Tokyo Electron Limited Method of forming conductive layer including removal of native oxide
US4920403A (en) * 1989-04-17 1990-04-24 Hughes Aircraft Company Selective tungsten interconnection for yield enhancement
US5077100A (en) * 1989-10-17 1991-12-31 Microelectronics And Computer Technology Corporation Method for forming electrical connections between copper conductors
US4987099A (en) * 1989-12-29 1991-01-22 North American Philips Corp. Method for selectively filling contacts or vias or various depths with CVD tungsten
JP3194971B2 (ja) * 1990-01-08 2001-08-06 エルエスアイ ロジック コーポレーション Ｃｖｄチャンバに導入されるプロセスガスをｃｖｄチャンバへの導入前に濾過するための装置
US5180432A (en) * 1990-01-08 1993-01-19 Lsi Logic Corporation Apparatus for conducting a refractory metal deposition process
US5231052A (en) * 1991-02-14 1993-07-27 Industrial Technology Research Institute Process for forming a multilayer polysilicon semiconductor electrode
CA2067565C (en) * 1992-04-29 1999-02-16 Ismail T. Emesh Deposition of tungsten
US5320978A (en) * 1993-07-30 1994-06-14 The United States Of America As Represented By The Secretary Of The Navy Selective area platinum film deposition
JPH07245343A (ja) * 1994-03-03 1995-09-19 Toshiba Corp 半導体装置及びその製造方法
US5561083A (en) * 1994-12-29 1996-10-01 Lucent Technologies Inc. Method of making multilayered Al-alloy structure for metal conductors
JPH08306774A (ja) * 1995-05-01 1996-11-22 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2978748B2 (ja) * 1995-11-22 1999-11-15 日本電気株式会社 半導体装置の製造方法
KR100440418B1 (ko) * 1995-12-12 2004-10-20 텍사스 인스트루먼츠 인코포레이티드 저압,저온의반도체갭충전처리방법
US20140248767A1 (en) 2013-03-01 2014-09-04 Micron Technology, Inc. Methods Of Fabricating Integrated Circuitry
US10014255B2 (en) 2016-03-14 2018-07-03 International Business Machines Corporation Contacts having a geometry to reduce resistance
GB202214770D0 (en) 2022-10-07 2022-11-23 Sun Chemical Corp Primers for digital printing

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5023585A (ja) * 1973-06-29 1975-03-13

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3477872A (en) * 1966-09-21 1969-11-11 Rca Corp Method of depositing refractory metals
US3697342A (en) * 1970-12-16 1972-10-10 Ibm Method of selective chemical vapor deposition
JPS52149990A (en) * 1976-06-09 1977-12-13 Hitachi Ltd Production of multilayer wirings
US4172004A (en) * 1977-10-20 1979-10-23 International Business Machines Corporation Method for forming dense dry etched multi-level metallurgy with non-overlapped vias
GB1604074A (en) * 1978-05-17 1981-12-02 Fujitsu Ltd Semiconductor device and process for producing the same
JPS5933252B2 (ja) * 1978-07-13 1984-08-14 三菱電機株式会社 半導体装置の製造方法
JPS5585042A (en) * 1978-12-21 1980-06-26 Mitsubishi Electric Corp Semiconductor device
US4267012A (en) * 1979-04-30 1981-05-12 Fairchild Camera & Instrument Corp. Process for patterning metal connections on a semiconductor structure by using a tungsten-titanium etch resistant layer
JPS5750429A (en) * 1980-09-12 1982-03-24 Nec Corp Manufacture of semiconductor device
US4404235A (en) * 1981-02-23 1983-09-13 Rca Corporation Method for improving adhesion of metal film on a dielectric surface
JPS57153447A (en) * 1981-03-17 1982-09-22 Nec Corp Forming method for multilayer wiring

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5023585A (ja) * 1973-06-29 1975-03-13

Also Published As

Publication number Publication date
US4517225A (en) 1985-05-14
JPH0519819B2 (ja) 1993-03-17
EP0124181A3 (en) 1986-09-10
EP0124181A2 (en) 1984-11-07
EP0124181B1 (en) 1990-08-16
DE3482970D1 (de) 1990-09-20
CA1215477A (en) 1986-12-16

Similar Documents

Publication Publication Date Title
JPS605545A (ja) 半導体装置とその製造方法
KR100316721B1 (ko) 실리사이드막을 구비한 반도체소자의 제조방법
US5670419A (en) Method of fabricating antifuses in an integrated circuit device and resulting structure
KR100236626B1 (ko) 금속막을 선택적으로 피착하는 방법
EP0377137B1 (en) Method for selective deposition of refractory metals on silicon substrates
US4617087A (en) Method for differential selective deposition of metal for fabricating metal contacts in integrated semiconductor circuits
JP2937817B2 (ja) 半導体基板表面の酸化膜の形成方法及びｍｏｓ半導体デバイスの製造方法
US5232872A (en) Method for manufacturing semiconductor device
US5876796A (en) Process for selectively depositing a refractory metal silicide on silicon, and silicon wafer metallized using this process
JPS6333569A (ja) 金属薄膜の製造方法
JP3297291B2 (ja) 半導体装置の製造方法
JPH0869980A (ja) 半導体装置及びその製造方法
US6979633B2 (en) Method of manufacturing semiconductor device
US4612257A (en) Electrical interconnection for semiconductor integrated circuits
EP0262719B1 (en) Method for manufacturing a planar electrical interconnection utilizing isotropic deposition of conductive material
JPH071761B2 (ja) 半導体基板の処理方法
KR930005947B1 (ko) 반도체장치 제조방법
JP2726438B2 (ja) 薄膜形成装置
KR100339873B1 (ko) 반도체장치및그제조방법
KR0172559B1 (ko) 반도체소자의 제조방법
JP3287042B2 (ja) 半導体装置の製造方法
RU1389603C (ru) Способ создани металлизации интегральных схем
JPH088222B2 (ja) 半導体装置の製造方法
JP2875503B2 (ja) 半導体の処理方法
KR19990039473A (ko) 반도체 디바이스의 제조방법