JPS60520A - 電流制限保護回路 - Google Patents
電流制限保護回路Info
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- JPS60520A JPS60520A JP10863583A JP10863583A JPS60520A JP S60520 A JPS60520 A JP S60520A JP 10863583 A JP10863583 A JP 10863583A JP 10863583 A JP10863583 A JP 10863583A JP S60520 A JPS60520 A JP S60520A
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- current
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- emitter
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/573—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector
- G05F1/5735—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector with foldback current limiting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は定電圧電源回路における電流制限保護回路に係
シ、特に過大電流の制限および負荷端の短絡を検出して
通常の制限電流より数分の１に押へ、制御トランジスタ
を保護することができる電流制限保護回路に関するもの
である。
シ、特に過大電流の制限および負荷端の短絡を検出して
通常の制限電流より数分の１に押へ、制御トランジスタ
を保護することができる電流制限保護回路に関するもの
である。
従来のこの種の保護回路の一例を第１図に示し説明する
と、図において、（１）は電緻が印加される入力端子、
（３）は制御用ＰＮＰ）ランジスタ（以下、制御トラン
ジスタと呼称する）で、そのエミッタは入力端子（１）
に接続され、コレクタは出方端子（１９）に接続され、
ベースは抵抗Ｑ）を介してエミッタに接続されると共に
、定電流回路（４）と基準電圧源（５）を直列に介して
接地されている。（６） 、 （７）はベースおよびエ
ミッタをそれぞれ共通接続したＰＮＰ ）ランジスタで
、そのエミッタは制御トランジスタ（３）のベースと抵
抗（２）および定電流回路（４）の接続点に接続され、
ＰＮＰ ）ランジスタ（６）のベースとコレクタは共
通接続されている。（８） 、 （９）はエミッタを共
通接続し、その接続点をエミッタ抵抗（１０）を介して
接地したＮＰＮ ）ランジスタ（以下、誤差増幅用トラ
ンジスタと呼称する）で、これらは誤差堆幅回路（１１
）を構成している。そして、この誤差増幅用トランジス
タ（８）のコレクタはＰＮＰトランジスタ（６）のコレ
クタに接続され、誤差増幅用トランジスタ（８）のベー
スは定電流回路（４）と基準電圧源６）の接続点に接続
され、また、誤差増幅用トランジスタ（９）のコレクタ
はＰＮＰ）ランジスタ（７）のコレクタに接続され、誤
差増幅用トランジスタ（９）のベースは出力端子（１９
）と接地（１８）間に直列接続された抵抗（１５）と抵
抗（１６）の接続点である出力電圧調整端子（２０）に
接続されている。
と、図において、（１）は電緻が印加される入力端子、
（３）は制御用ＰＮＰ）ランジスタ（以下、制御トラン
ジスタと呼称する）で、そのエミッタは入力端子（１）
に接続され、コレクタは出方端子（１９）に接続され、
ベースは抵抗Ｑ）を介してエミッタに接続されると共に
、定電流回路（４）と基準電圧源（５）を直列に介して
接地されている。（６） 、 （７）はベースおよびエ
ミッタをそれぞれ共通接続したＰＮＰ ）ランジスタで
、そのエミッタは制御トランジスタ（３）のベースと抵
抗（２）および定電流回路（４）の接続点に接続され、
ＰＮＰ ）ランジスタ（６）のベースとコレクタは共
通接続されている。（８） 、 （９）はエミッタを共
通接続し、その接続点をエミッタ抵抗（１０）を介して
接地したＮＰＮ ）ランジスタ（以下、誤差増幅用トラ
ンジスタと呼称する）で、これらは誤差堆幅回路（１１
）を構成している。そして、この誤差増幅用トランジス
タ（８）のコレクタはＰＮＰトランジスタ（６）のコレ
クタに接続され、誤差増幅用トランジスタ（８）のベー
スは定電流回路（４）と基準電圧源６）の接続点に接続
され、また、誤差増幅用トランジスタ（９）のコレクタ
はＰＮＰ）ランジスタ（７）のコレクタに接続され、誤
差増幅用トランジスタ（９）のベースは出力端子（１９
）と接地（１８）間に直列接続された抵抗（１５）と抵
抗（１６）の接続点である出力電圧調整端子（２０）に
接続されている。
そして、このＰＮＰ ）ランジスタ（６） 、 ＣＩ）
および誤差増幅用トランジスタ（８） 、 （９）は、
負荷（２０）に印加される電圧を検出し制御トランジス
タ（３）のベースバイアスを変化して負荷（２０）に印
加される電圧を安定化する手段を構成している。
および誤差増幅用トランジスタ（８） 、 （９）は、
負荷（２０）に印加される電圧を検出し制御トランジス
タ（３）のベースバイアスを変化して負荷（２０）に印
加される電圧を安定化する手段を構成している。
（１２）、（１３）はダーリントン接続された制御用Ｎ
ＰＮ ）ランジスタ（以下、制御用トランジスタと呼称
する）で、その共通接続されたコレクタは制御トランジ
スタ（３）のベースと抵抗（２）および定電流回路（４
）の接続点に接続され、制御用トランジスタ（１２）の
ベースはＰＮＰ ）ランジスタ（イ）のコレクタに接続
され、制御用トランジスタ（１３）のエミッタは電流検
出抵抗（１５）を介して接地されている。（１４）は電
流制限検出用のＮＰＮ）ランジスタ（以下、電流制限検
出トランジスタと呼称す、る）で、そのコレクタは制御
用トランジスタ（１２）のベースに接続され、電流制限
検出トランジスタ（１４）のベースおよびエミッタは上
記電流検出抵抗（１５）の両端に接続されている。（２
１）は負荷端である出力端子（１８）と接地間に挿入さ
れた負荷である。
ＰＮ ）ランジスタ（以下、制御用トランジスタと呼称
する）で、その共通接続されたコレクタは制御トランジ
スタ（３）のベースと抵抗（２）および定電流回路（４
）の接続点に接続され、制御用トランジスタ（１２）の
ベースはＰＮＰ ）ランジスタ（イ）のコレクタに接続
され、制御用トランジスタ（１３）のエミッタは電流検
出抵抗（１５）を介して接地されている。（１４）は電
流制限検出用のＮＰＮ）ランジスタ（以下、電流制限検
出トランジスタと呼称す、る）で、そのコレクタは制御
用トランジスタ（１２）のベースに接続され、電流制限
検出トランジスタ（１４）のベースおよびエミッタは上
記電流検出抵抗（１５）の両端に接続されている。（２
１）は負荷端である出力端子（１８）と接地間に挿入さ
れた負荷である。
このように構成された回路の動作は一般によく知られて
いるので、その詳細な説明は省略するが、電流制限検出
トランジスタ（１４）のベース・エミッタ間に電流検出
抵抗（１５）を接続することによシ、この電流検出抵抗
（１５）に流れる電流によって発生した電圧で電流制限
検出トランジスタ（１４）をオンさせ、制御用トランジ
スタ（１２）、（１３）へ流れる電流を押え、ある設定
値以上の電流が流れないように電流制限保護をかけてい
る。
いるので、その詳細な説明は省略するが、電流制限検出
トランジスタ（１４）のベース・エミッタ間に電流検出
抵抗（１５）を接続することによシ、この電流検出抵抗
（１５）に流れる電流によって発生した電圧で電流制限
検出トランジスタ（１４）をオンさせ、制御用トランジ
スタ（１２）、（１３）へ流れる電流を押え、ある設定
値以上の電流が流れないように電流制限保護をかけてい
る。
しかしながら、このような電流制限保護回路においては
、電流制限は可能であるが、負荷端（出力端子（１９）
と接地（１γ）間）短絡のような異常な状態でも同じ電
流制限レベルとなシ、制御トランジスタ（３）のコレク
タには、その制限の設定値の電流の電流増幅率ｈＦＥ倍
の電流が流れることになシ、非常に大きな電力が印加さ
れ、破壊するという欠点があった。
、電流制限は可能であるが、負荷端（出力端子（１９）
と接地（１γ）間）短絡のような異常な状態でも同じ電
流制限レベルとなシ、制御トランジスタ（３）のコレク
タには、その制限の設定値の電流の電流増幅率ｈＦＥ倍
の電流が流れることになシ、非常に大きな電力が印加さ
れ、破壊するという欠点があった。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は部品点数を増加すること表＜電流制限を負荷端短絡と
いう異常な状態に対して通常の電流制限値の数分の１の
Ｉノベルに下げ、制御トランジスタを保護することがで
きる電流制限保護回路を提供することにある。
共にかかる欠点を除去すべくなされたもので、その目的
は部品点数を増加すること表＜電流制限を負荷端短絡と
いう異常な状態に対して通常の電流制限値の数分の１の
Ｉノベルに下げ、制御トランジスタを保護することがで
きる電流制限保護回路を提供することにある。
このような目的を達成するため、本発明は電流制限検出
トランジスタのエミッタを出方電圧調整端子に接続し、
コレクタを制御用トランジスタのベースまたはエミッタ
に接続し、電流制限検出トランジスタのベースを電流検
出抵抗に接続するようにしだものである。
トランジスタのエミッタを出方電圧調整端子に接続し、
コレクタを制御用トランジスタのベースまたはエミッタ
に接続し、電流制限検出トランジスタのベースを電流検
出抵抗に接続するようにしだものである。
以下、図面に基づき本発明の実１Ｍ例を詳細に説明する
。
。
第２図は本発明による電流制限保賎回路の一実施例を示
す回路図である。
す回路図である。
この第２図において第１図と同−礼号のものは相当部分
を示し、（２２）は電流制限検出用ＮＰＮ ）ランジス
ク（以下、電流制限検出トランジスタと呼称するりで、
そのコレクタは制御用トランジスタ（１２）のベースに
１長続され、電流制限検出トランジスタ（２２）のエミ
ッタは負荷（２０）に抵抗（１５）、（１６）を介して
並列接続された出力電圧ＦＡ整端子（２０）に接続され
、ベースは制御用トランジスタ（１３）のエミッタと接
地間に接続された電流検出抵抗（２３）に接続されてい
る。
を示し、（２２）は電流制限検出用ＮＰＮ ）ランジス
ク（以下、電流制限検出トランジスタと呼称するりで、
そのコレクタは制御用トランジスタ（１２）のベースに
１長続され、電流制限検出トランジスタ（２２）のエミ
ッタは負荷（２０）に抵抗（１５）、（１６）を介して
並列接続された出力電圧ＦＡ整端子（２０）に接続され
、ベースは制御用トランジスタ（１３）のエミッタと接
地間に接続された電流検出抵抗（２３）に接続されてい
る。
つぎにこの第２図に示す実施例の動作を説明する。
いま、基準電圧源（５）の電圧Ｖｒを１．２Ｖ、制御用
トランジスタ（１３）の電流制限値ＩＬｍａＸを１００
ｍＡとすると、電流検出抵抗（２３）の値は、電流制限
検出トランジスタ（２２）がオンするに必要なペース−
エミッタ電圧ＶＢ ＊ ＝ ５００ｍＶとし、誤差増幅
用トランジスタＱｌ） 、 （９）のベース・エミッタ
電圧が等しいとすると、 となる。この電流検出抵抗（２３）の値１７Ωによシ過
大電流が防止され、１００ｍＡで電流制限検出トランジ
スタ（２２）がオンし、コレクタ電流が誤差増幅用トラ
ンジスタ（８） ＊ （９）のエミッタ抵抗（１０）に
流し、ＰＮＰトランジスタ（６）、σ）のエミッタ電位
を持ち上げ、そのＰＮＰ ）ランジスタ（６） 、 （
ｉのコレクタ電流を絞り、制御用トランジスタ（１２）
へ流れる電流を押え、制御用トランジスタ（１３）に流
れる電流が１００ｍＡで保持されることになる。
トランジスタ（１３）の電流制限値ＩＬｍａＸを１００
ｍＡとすると、電流検出抵抗（２３）の値は、電流制限
検出トランジスタ（２２）がオンするに必要なペース−
エミッタ電圧ＶＢ ＊ ＝ ５００ｍＶとし、誤差増幅
用トランジスタＱｌ） 、 （９）のベース・エミッタ
電圧が等しいとすると、 となる。この電流検出抵抗（２３）の値１７Ωによシ過
大電流が防止され、１００ｍＡで電流制限検出トランジ
スタ（２２）がオンし、コレクタ電流が誤差増幅用トラ
ンジスタ（８） ＊ （９）のエミッタ抵抗（１０）に
流し、ＰＮＰトランジスタ（６）、σ）のエミッタ電位
を持ち上げ、そのＰＮＰ ）ランジスタ（６） 、 （
ｉのコレクタ電流を絞り、制御用トランジスタ（１２）
へ流れる電流を押え、制御用トランジスタ（１３）に流
れる電流が１００ｍＡで保持されることになる。
また、負荷端が短絡された場合には、出力電圧調整端子
（２０）がほぼ接地電位（アース電位）に下がるので、
電流制限検出トランジスタ（２２）のエミッタ電位も下
がることになり、電流検出抵抗（２３）の電圧降下は５
００ｍＶ程度で、電流制限検出トランジスタ（２２）を
十分オン状態にするこトカできることになる。す左わち
、負荷端短絡時の電流制限値は と、通常の過大電流制限値の１００ｍＡの１／３程度に
押えられるので、制御トランジスタ０）のコレクタ電流
も第１図に示す従来の回路に比して押えられるという利
点がある。そして、基波電圧源６）の電圧Ｖｒ値が大き
いほど、その利点が太きい。すなわち、通常の電流制限
値と負荷端短絡時の電流制限値との比率を大きくするこ
とができる。
（２０）がほぼ接地電位（アース電位）に下がるので、
電流制限検出トランジスタ（２２）のエミッタ電位も下
がることになり、電流検出抵抗（２３）の電圧降下は５
００ｍＶ程度で、電流制限検出トランジスタ（２２）を
十分オン状態にするこトカできることになる。す左わち
、負荷端短絡時の電流制限値は と、通常の過大電流制限値の１００ｍＡの１／３程度に
押えられるので、制御トランジスタ０）のコレクタ電流
も第１図に示す従来の回路に比して押えられるという利
点がある。そして、基波電圧源６）の電圧Ｖｒ値が大き
いほど、その利点が太きい。すなわち、通常の電流制限
値と負荷端短絡時の電流制限値との比率を大きくするこ
とができる。
なお、上記実施例においては、電流制限検出トランジス
タ（２２）のコレクタを制御トランジスタ（１２）のベ
ースへ接続した場合を例にとって説明したが、本発明は
これに限定されるものでｔａｇ＜、これをそのエミッタ
へ接続しでも同様の利点が得られる。また、電流検出抵
抗（２３）に直列にダイオードを接続することによシ、
負荷端短絡時の電流を最小限に押えることもできる。
タ（２２）のコレクタを制御トランジスタ（１２）のベ
ースへ接続した場合を例にとって説明したが、本発明は
これに限定されるものでｔａｇ＜、これをそのエミッタ
へ接続しでも同様の利点が得られる。また、電流検出抵
抗（２３）に直列にダイオードを接続することによシ、
負荷端短絡時の電流を最小限に押えることもできる。
以上説明したように、本発明によれば、俊雑な手段を用
いるととカく、電流制限検出トランジスタのエミッタを
出力電圧調整端子に、コレクタを制御用トランジスタの
ベースまたはエミッタに、電流制限検出トランジスタの
ベースを電流検出抵抗にそれぞれ接続するという接続変
更のみで部品点数を増やさない簡単な回路構成によって
、電流制限を負荷端短終という異常な状態に対して通常
の電流制限値の数分の１のレベルに下げることができ、
これに伴って制御トランジスタを保画することができる
ので、実用上の効果は極めて大である。また、構成の簡
素化にともなって電流制限保護回路を安価に提供するこ
とができるという点において極めて有効である。
いるととカく、電流制限検出トランジスタのエミッタを
出力電圧調整端子に、コレクタを制御用トランジスタの
ベースまたはエミッタに、電流制限検出トランジスタの
ベースを電流検出抵抗にそれぞれ接続するという接続変
更のみで部品点数を増やさない簡単な回路構成によって
、電流制限を負荷端短終という異常な状態に対して通常
の電流制限値の数分の１のレベルに下げることができ、
これに伴って制御トランジスタを保画することができる
ので、実用上の効果は極めて大である。また、構成の簡
素化にともなって電流制限保護回路を安価に提供するこ
とができるという点において極めて有効である。
第１図社従来の電流制限保護回路の一例を示す回路図、
第２図は本発明による電流制限保護回路の一実施例を示
す回路図である。 （３）・寺・・制御トランジスタ、（６）、（７）・・
・−ＰＮＰ ）ランジスタ、（８） 、 （９）・・・
・誤差増幅用トランジスタ、（１０）−−Φ・エミッタ
抵抗、（１２） 。 （１３）・・・・制御用トランジスタ、（１６）、（１
７）・・・・抵抗、（２０）・・・・出力電圧調整端子
、（２１）・・・・負荷、（２２）・・・・電流制限検
出トランジスタ、（２３）・・・・電流検出抵抗。 代 理 人 大 岩 増 雄 手続補正書（自発） 昭和挿年３月λｅ日 特許庁長官殿 １、事件の表示 特願昭５８−１０８６３５号２、発明
の名称 電流制限保護回路 ３、補正をする者 代表者片山仁へ部 （１）明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙の通り補正する。 方式 （２）同書第３頁第１３行および第１５行の「（イ）」
をｒ（２ｆｌＪと補正する。 （３）同書第４頁第１１行のｒ Ｑｌ１９ Ｊをｒ （
１１Ｊと補正する。 （４）同書第５頁第４行のｒ （１７） Ｊをｒ （ｌ
Ｊと補正する。 （５）同書第６頁第１行の「またはエミッタ」を削除す
る。 （６） 同書同頁第１４行の「翰」を「Ｑυ」と補正す
る。 （力 同書同頁第１５行の「α９．顛」を［叫、（１７
）Ｊと補正する。 （８）回書第７頁下から９行〜り行の「コレクタ電流が
・・・電流を絞り、」を削除する。 （９）同書第９頁第８〜９行の「ペースまたはエミッタ
に、電流制限検出トランジスタの」を「ペースに、」と
補正する。 以上 別 紙 ［電源と負荷との間にエミッタ・コレクタを直列に接続
した７制御トランジスタと、前記負荷に印加される電圧
を検出し前記制御トランジスタのベースバイアスを変化
して前記負荷に印加される電圧を安定化する手段とを備
えてなる定電圧電源回路において、前記負荷に抵抗を介
して並列に接続された出力電圧調整端子に電流制限検出
トランジスタのエミッタを接続し、コレクタを前記制御
トランジスタのベースにコレクタが接続された制御用ト
ランジスタのベースに接続し、前記電流制限検出トラン
ジスタのベースを電流検出抵抗に接続したことを特徴と
する電流制限保護回路。」以上 ３９３−
第２図は本発明による電流制限保護回路の一実施例を示
す回路図である。 （３）・寺・・制御トランジスタ、（６）、（７）・・
・−ＰＮＰ ）ランジスタ、（８） 、 （９）・・・
・誤差増幅用トランジスタ、（１０）−−Φ・エミッタ
抵抗、（１２） 。 （１３）・・・・制御用トランジスタ、（１６）、（１
７）・・・・抵抗、（２０）・・・・出力電圧調整端子
、（２１）・・・・負荷、（２２）・・・・電流制限検
出トランジスタ、（２３）・・・・電流検出抵抗。 代 理 人 大 岩 増 雄 手続補正書（自発） 昭和挿年３月λｅ日 特許庁長官殿 １、事件の表示 特願昭５８−１０８６３５号２、発明
の名称 電流制限保護回路 ３、補正をする者 代表者片山仁へ部 （１）明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙の通り補正する。 方式 （２）同書第３頁第１３行および第１５行の「（イ）」
をｒ（２ｆｌＪと補正する。 （３）同書第４頁第１１行のｒ Ｑｌ１９ Ｊをｒ （
１１Ｊと補正する。 （４）同書第５頁第４行のｒ （１７） Ｊをｒ （ｌ
Ｊと補正する。 （５）同書第６頁第１行の「またはエミッタ」を削除す
る。 （６） 同書同頁第１４行の「翰」を「Ｑυ」と補正す
る。 （力 同書同頁第１５行の「α９．顛」を［叫、（１７
）Ｊと補正する。 （８）回書第７頁下から９行〜り行の「コレクタ電流が
・・・電流を絞り、」を削除する。 （９）同書第９頁第８〜９行の「ペースまたはエミッタ
に、電流制限検出トランジスタの」を「ペースに、」と
補正する。 以上 別 紙 ［電源と負荷との間にエミッタ・コレクタを直列に接続
した７制御トランジスタと、前記負荷に印加される電圧
を検出し前記制御トランジスタのベースバイアスを変化
して前記負荷に印加される電圧を安定化する手段とを備
えてなる定電圧電源回路において、前記負荷に抵抗を介
して並列に接続された出力電圧調整端子に電流制限検出
トランジスタのエミッタを接続し、コレクタを前記制御
トランジスタのベースにコレクタが接続された制御用ト
ランジスタのベースに接続し、前記電流制限検出トラン
ジスタのベースを電流検出抵抗に接続したことを特徴と
する電流制限保護回路。」以上 ３９３−
Claims (1)
- 電源と負荷との間にエミッタ・コレクタを直列に接続し
た制御トランジスタと、前記負荷に印加される電圧を検
出し前記制御トランジスタのベースバイアスを変化して
前記負荷に印加される電圧を安定化する手段とを備えて
なる定電圧電源回路において、前記負荷に抵抗を介して
並列に接続された出力電圧調整端子に電流制限検出トラ
ンジスタのエミッタを接続し、コレクタを前記制御トラ
ンジスタのベースにコレクタが接続された制御用トラン
ジスタのベースまたはエミッタに接続し、前記電流制限
検出トランジスタのベースを電流検出抵抗に接続したこ
とを特徴とする電流制限保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10863583A JPS60520A (ja) | 1983-06-15 | 1983-06-15 | 電流制限保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10863583A JPS60520A (ja) | 1983-06-15 | 1983-06-15 | 電流制限保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60520A true JPS60520A (ja) | 1985-01-05 |
| JPH0474730B2 JPH0474730B2 (ja) | 1992-11-27 |
Family
ID=14489792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10863583A Granted JPS60520A (ja) | 1983-06-15 | 1983-06-15 | 電流制限保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60520A (ja) |
-
1983
- 1983-06-15 JP JP10863583A patent/JPS60520A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0474730B2 (ja) | 1992-11-27 |
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