JPH0138685Y2 - - Google Patents
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- Publication number
- JPH0138685Y2 JPH0138685Y2 JP1981157943U JP15794381U JPH0138685Y2 JP H0138685 Y2 JPH0138685 Y2 JP H0138685Y2 JP 1981157943 U JP1981157943 U JP 1981157943U JP 15794381 U JP15794381 U JP 15794381U JP H0138685 Y2 JPH0138685 Y2 JP H0138685Y2
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- JP
- Japan
- Prior art keywords
- resistor
- voltage
- power supply
- transistor
- cpu
- Prior art date
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- Expired
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000035939 shock Effects 0.000 description 2
- 208000000044 Amnesia Diseases 0.000 description 1
- 208000026139 Memory disease Diseases 0.000 description 1
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Landscapes
- Power Sources (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案はCPU（Central Processing Unit）及
び外付RAM（Randam Access Memory）用の
制御電源に関する。
び外付RAM（Randam Access Memory）用の
制御電源に関する。
CPUの内蔵RAMと外部RAMを使用する場合
に電源の立上り又は立下りをRAMのみ特別に時
間的な差を設けることはなかつた、そのため電源
ON−OFF時のシヨツクでRAMの記憶を消失し
たりCPUの誤動作を防止するため、CPUの
RESET端子と外付RAMのCE（Chip Enable：た
だしメーカにより他の名称と記号で表わす場合も
ある）端子が異なる立上り、立下り電圧時間が必
要である。
に電源の立上り又は立下りをRAMのみ特別に時
間的な差を設けることはなかつた、そのため電源
ON−OFF時のシヨツクでRAMの記憶を消失し
たりCPUの誤動作を防止するため、CPUの
RESET端子と外付RAMのCE（Chip Enable：た
だしメーカにより他の名称と記号で表わす場合も
ある）端子が異なる立上り、立下り電圧時間が必
要である。
外付RAMを有するCPUシステムにおいて、電
源ON−OFF時にRAMの記憶が消失したり、
CPUが誤動作をおこしたりする事故が発生する
ことがある。このためCPUのRESETや外付
RAMのCEに加える電圧を、電源のON−OFF時
の立上り、立下りから時間制御し、各々の制御電
圧出力のタイミングをずらすことによりRAMメ
モリーを保護する制御電圧供給回路の提供を目的
とする。
源ON−OFF時にRAMの記憶が消失したり、
CPUが誤動作をおこしたりする事故が発生する
ことがある。このためCPUのRESETや外付
RAMのCEに加える電圧を、電源のON−OFF時
の立上り、立下りから時間制御し、各々の制御電
圧出力のタイミングをずらすことによりRAMメ
モリーを保護する制御電圧供給回路の提供を目的
とする。
CPUのRESETと外付RAMのCEとの制御電圧
を出力するために電源と接地間にエミツタ・コレ
クタ接続のトランジスタを２箇設け、第１のトラ
ンジスタは外付RAMのCE用とし、第２のトラン
ジスタは特に電源とエミツタ間に直列接続のダイ
オードを挿入してバイアスを加え、動作タイミン
グを変えてCPUのRESET用とする。
を出力するために電源と接地間にエミツタ・コレ
クタ接続のトランジスタを２箇設け、第１のトラ
ンジスタは外付RAMのCE用とし、第２のトラン
ジスタは特に電源とエミツタ間に直列接続のダイ
オードを挿入してバイアスを加え、動作タイミン
グを変えてCPUのRESET用とする。
各トランジスタはコレクタと接地間に設けた抵
抗により必要な電圧を得る回路である。これら２
個のトランジスタのベースから各保護抵抗を経
て、共通のツエナーダイオードと電圧降下抵抗を
通し電源に接続する、電源の切断とCPUの
RESETと、外付RAMのCEとのON−OFFの各
電圧印加タイミングのずれによるRAMメモリー
保護の制御電圧供給回路である。
抗により必要な電圧を得る回路である。これら２
個のトランジスタのベースから各保護抵抗を経
て、共通のツエナーダイオードと電圧降下抵抗を
通し電源に接続する、電源の切断とCPUの
RESETと、外付RAMのCEとのON−OFFの各
電圧印加タイミングのずれによるRAMメモリー
保護の制御電圧供給回路である。
第１図において、１はCPUシステムの＋5V電
源VCCを供給するAVR（自動電圧調整回路）であ
り、一般にAVR１の動作に必要な電圧降下は最
低2V程度であるから、AVRの入力側電源電圧は
通常８〜12Vに設定される。
源VCCを供給するAVR（自動電圧調整回路）であ
り、一般にAVR１の動作に必要な電圧降下は最
低2V程度であるから、AVRの入力側電源電圧は
通常８〜12Vに設定される。
この考案ではAVRの入力側電源より、トラン
ジスタ１０，２０のエミツタ・コレクタ接合を通
して、CPUのRESET端子と外付RAMのCE端子
に電圧を供給するようにし、CPUのRESET側の
トランジスタ２０のエミツタ回路に直列ダイオー
ドによるバイアスを加えることにより両トランジ
スタ１０，２０のベース電流の立上るVBEの差を
利用して、所望のシーケンスを作つている。
ジスタ１０，２０のエミツタ・コレクタ接合を通
して、CPUのRESET端子と外付RAMのCE端子
に電圧を供給するようにし、CPUのRESET側の
トランジスタ２０のエミツタ回路に直列ダイオー
ドによるバイアスを加えることにより両トランジ
スタ１０，２０のベース電流の立上るVBEの差を
利用して、所望のシーケンスを作つている。
トランジスタ１０，２０は共にPNP型で、そ
のベースは保護抵抗１１，２１を通して、ツエナ
ーダイオード２と電圧降下抵抗３の接合点に接
ぎ、コレクタとアース間に抵抗１２，１３と２
２，２３を入れて、その接合点から所望のＨレベ
ル電圧（3.5〜5V程度であまりシビヤでない。）
を得るように抵抗値を定める。トランジスタ１０
のエミツタは電源に直結するが、トランジスタ２
０のエミツタはシリコンダイオード２４を通して
電源に接ぎ、エミツタとアース間にブリーダ抵抗
２５を入れてダイオード２４には常に電流を流し
ておく。
のベースは保護抵抗１１，２１を通して、ツエナ
ーダイオード２と電圧降下抵抗３の接合点に接
ぎ、コレクタとアース間に抵抗１２，１３と２
２，２３を入れて、その接合点から所望のＨレベ
ル電圧（3.5〜5V程度であまりシビヤでない。）
を得るように抵抗値を定める。トランジスタ１０
のエミツタは電源に直結するが、トランジスタ２
０のエミツタはシリコンダイオード２４を通して
電源に接ぎ、エミツタとアース間にブリーダ抵抗
２５を入れてダイオード２４には常に電流を流し
ておく。
次に電源ON−OFF時に第１図回路の動作を説
明する。回路中の各部の電圧変化を第２図の波形
図と参照するため、ツエナーダイオード２の電位
を、トランジスタ１０の出力電圧を、トラン
ジスタ２０の出力電圧をで示す。
明する。回路中の各部の電圧変化を第２図の波形
図と参照するため、ツエナーダイオード２の電位
を、トランジスタ１０の出力電圧を、トラン
ジスタ２０の出力電圧をで示す。
(イ) AVRの出力は電源電圧と平行して増加し、
入力側が7V位から出力は＋5V一定となる。
入力側が7V位から出力は＋5V一定となる。
(ロ) AVRの出力は電源電圧と平行して増加し、
入力側が7V位から出力は＋5V一定となる。
入力側が7V位から出力は＋5V一定となる。
(ハ) 点の電位は最初は電源電圧と平行して増加
し、ツエナーの規定電圧を越える付近から一定
となる。ここから抵抗３に電流が流れ、その電
圧降下がトランジスタ１０，２０の順ベースバ
イアスとなる。
し、ツエナーの規定電圧を越える付近から一定
となる。ここから抵抗３に電流が流れ、その電
圧降下がトランジスタ１０，２０の順ベースバ
イアスとなる。
(ニ) シリコントランジスタのベース電流は常温で
VBE0.6V位で立上がるから、それ以上ではコレ
クタ電流が流れ、抵抗１３の電圧降下はが
一定となつた後に立上がる。
VBE0.6V位で立上がるから、それ以上ではコレ
クタ電流が流れ、抵抗１３の電圧降下はが
一定となつた後に立上がる。
(ホ) トランジスタ２０のエミツタと電源間にはシ
リコンダイオード２４が直列であり、このダイ
オード２４には抵抗２５の電流が流れていて、
ダイオード２４の両端に0.6V程度の電圧降下
があつて、トランジスタ２０のベースに対して
逆バイアスとして加わるので、抵抗３の電圧降
下がトランジスタ１０の導通時より更に0.6V
以上増加しないとトランジスタ２０のコレクタ
電流は流れないことになり、抵抗２３に生ずる
電圧降下の電圧は必らずより遅れて立上る
ことになる。
リコンダイオード２４が直列であり、このダイ
オード２４には抵抗２５の電流が流れていて、
ダイオード２４の両端に0.6V程度の電圧降下
があつて、トランジスタ２０のベースに対して
逆バイアスとして加わるので、抵抗３の電圧降
下がトランジスタ１０の導通時より更に0.6V
以上増加しないとトランジスタ２０のコレクタ
電流は流れないことになり、抵抗２３に生ずる
電圧降下の電圧は必らずより遅れて立上る
ことになる。
(ヘ) 従つて、をRAMのCE端子に与え、を
CPUのRESET端子に与えることによつて、電
源ON時の適正なシーケンスが守られる。
CPUのRESET端子に与えることによつて、電
源ON時の適正なシーケンスが守られる。
(ト) 電源OFF時には、コンデンサ４が放電して
電源電圧が徐減すると、シリコンダイオード２
４のバイアス分だけ余分のバイアス電圧（抵抗
３の電圧降下）を必要とするトランジスタ２０
が先にカツトオフとなり、の電圧は０とな
り、続いてトランジスタ１０がカツトオフとな
つての電圧が０となる。
電源電圧が徐減すると、シリコンダイオード２
４のバイアス分だけ余分のバイアス電圧（抵抗
３の電圧降下）を必要とするトランジスタ２０
が先にカツトオフとなり、の電圧は０とな
り、続いてトランジスタ１０がカツトオフとな
つての電圧が０となる。
上述のごとくとの電圧の立下りと、立上り
時間差は極めて僅かであるが、変化の順序は決し
て狂わないから、シーケンスが適正に保たれ
CPUと外付RAMメモリーを電源ON−OFFのシ
ヨツクから保護する。
時間差は極めて僅かであるが、変化の順序は決し
て狂わないから、シーケンスが適正に保たれ
CPUと外付RAMメモリーを電源ON−OFFのシ
ヨツクから保護する。
第１図は本考案の一実施例を示す回路図で、第
２図は第１図の電圧波形図である。 １……AVR、２……ツエナーダイオード、３，
１１，１２，１３，２１，２２，２３，２５……
抵抗、４……コンデンサ、１０，２０……トラン
ジスタ、２４……シリコンダイオード。
２図は第１図の電圧波形図である。 １……AVR、２……ツエナーダイオード、３，
１１，１２，１３，２１，２２，２３，２５……
抵抗、４……コンデンサ、１０，２０……トラン
ジスタ、２４……シリコンダイオード。
Claims (1)
- CPUと外付RAMとよりなるシステムにおい
て、RAMのCE端子は抵抗が接地するとともに、
原電源にエミツタを接続した第１のトランジスタ
のコレクタに抵抗を介して接ぎ、CPUのRESET
端子は抵抗で接地するとともに、原電源に順方向
ダイオードを介してエミツタを接続して、エミツ
タから抵抗で接地した第２のトランジスタのコレ
クタを抵抗を介して接ぎ、原電源から抵抗とツエ
ナーダイオードで接地したツエナー電圧を該抵抗
とツエナーダイオードの接合点より、夫々の入力
抵抗を介して第１、第２のトランジスタのベース
に接いだことを特徴とする制御電圧供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15794381U JPS5863631U (ja) | 1981-10-23 | 1981-10-23 | 制御電圧供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15794381U JPS5863631U (ja) | 1981-10-23 | 1981-10-23 | 制御電圧供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5863631U JPS5863631U (ja) | 1983-04-28 |
| JPH0138685Y2 true JPH0138685Y2 (ja) | 1989-11-20 |
Family
ID=29950448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15794381U Granted JPS5863631U (ja) | 1981-10-23 | 1981-10-23 | 制御電圧供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5863631U (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50159226A (ja) * | 1974-06-11 | 1975-12-23 | ||
| JPS551653A (en) * | 1978-06-19 | 1980-01-08 | Matsushita Electric Ind Co Ltd | Switching unit |
-
1981
- 1981-10-23 JP JP15794381U patent/JPS5863631U/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50159226A (ja) * | 1974-06-11 | 1975-12-23 | ||
| JPS551653A (en) * | 1978-06-19 | 1980-01-08 | Matsushita Electric Ind Co Ltd | Switching unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5863631U (ja) | 1983-04-28 |
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