JPS60522A - 電流制限保護回路 - Google Patents
電流制限保護回路Info
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- JPS60522A JPS60522A JP10863783A JP10863783A JPS60522A JP S60522 A JPS60522 A JP S60522A JP 10863783 A JP10863783 A JP 10863783A JP 10863783 A JP10863783 A JP 10863783A JP S60522 A JPS60522 A JP S60522A
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- current
- emitter
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- current limit
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/573—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector
- G05F1/5735—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector with foldback current limiting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は定電圧を源回路における電流制限保護回路に係
）、特に過大電流の制限および負荷端の短絡を検出して
通常の制限電流よシ数分の１に押へ、制御トランジスタ
を保護することができる電流制限保護回路に関するもの
である。
）、特に過大電流の制限および負荷端の短絡を検出して
通常の制限電流よシ数分の１に押へ、制御トランジスタ
を保護することができる電流制限保護回路に関するもの
である。
従来のこの種の保護回路の一例を第１図に示し説明する
と、図において、（１）は電源が印加される入力端子、
（３）は制御用ＰＮＰトランジスタ（以下、制御トラン
ジスタと呼称する）で、そのエミッタは入力端子（１）
に接続され、コレクタは出力端子（１９）に接続され、
ベースは抵抗Ｑ）を介してエミッタに接続されると共に
、定電流回路（４）および基準電圧源（５）を直列に介
して接地されている。（６）。
と、図において、（１）は電源が印加される入力端子、
（３）は制御用ＰＮＰトランジスタ（以下、制御トラン
ジスタと呼称する）で、そのエミッタは入力端子（１）
に接続され、コレクタは出力端子（１９）に接続され、
ベースは抵抗Ｑ）を介してエミッタに接続されると共に
、定電流回路（４）および基準電圧源（５）を直列に介
して接地されている。（６）。
σ）はベースおよびエミッタをそれぞれ共通接続したＰ
ＮＰ ）ランジスタで、そのエミッタは制御トランジス
タ（３）のベースと抵抗（２）および定電流回路（４）
の接続点に接続され、ＰＮＰ）ランジスタ（６）のベー
スとコレクタは共通接続されている。（８） 、 （９
）紘エミッタを共通接続し、その接続点をエミッタ抵抗
（１０）を介して接地したＮＰＮ ）ランジスタ（以下
、誤差増幅用トランジスタと呼称する）で、これらは誤
差増幅回路（１１）を構成している。そして、この誤差
増幅用トランジスタ（８）のコレクタはＰＮＰトランジ
スタ（６）のコレクタに接続され、誤差増幅用トランジ
スタω）のベースは定電流回路（４）と基準電圧源（５
）の接続点に接続され、°また、誤差増幅用トランジス
タ（９）のコレクタはＰＮＰ ）ランジスタａ）のコレ
クタに接続され、誤差増幅用トランジスタ（９）のベー
スは出力端子（１９）と接地（１８）間に直列接続され
た抵抗（１６）と抵抗（１７）の接続点である出力電圧
調整端子（２０）に接続されている。
ＮＰ ）ランジスタで、そのエミッタは制御トランジス
タ（３）のベースと抵抗（２）および定電流回路（４）
の接続点に接続され、ＰＮＰ）ランジスタ（６）のベー
スとコレクタは共通接続されている。（８） 、 （９
）紘エミッタを共通接続し、その接続点をエミッタ抵抗
（１０）を介して接地したＮＰＮ ）ランジスタ（以下
、誤差増幅用トランジスタと呼称する）で、これらは誤
差増幅回路（１１）を構成している。そして、この誤差
増幅用トランジスタ（８）のコレクタはＰＮＰトランジ
スタ（６）のコレクタに接続され、誤差増幅用トランジ
スタω）のベースは定電流回路（４）と基準電圧源（５
）の接続点に接続され、°また、誤差増幅用トランジス
タ（９）のコレクタはＰＮＰ ）ランジスタａ）のコレ
クタに接続され、誤差増幅用トランジスタ（９）のベー
スは出力端子（１９）と接地（１８）間に直列接続され
た抵抗（１６）と抵抗（１７）の接続点である出力電圧
調整端子（２０）に接続されている。
そして、この誤差増幅回路（１１）およびＰＮＰ ）ラ
ンジスタ（６） 、 １７）は、負荷（２１）に印加さ
れる電圧を検出し制御トランジスタ（３）のベースバイ
アスを変化して負荷（２１）に印加される電圧を安定化
する手段を構成している。
ンジスタ（６） 、 １７）は、負荷（２１）に印加さ
れる電圧を検出し制御トランジスタ（３）のベースバイ
アスを変化して負荷（２１）に印加される電圧を安定化
する手段を構成している。
（１２）、（１３）はダーリントン接続された制御用Ｎ
ＰＮ ）ランジスタ（以下、制御用トランジスタと呼称
する）で、その共通接続されたコレクタは制御トランジ
スタ０）のベースと抵抗（２）および定電流回路（４）
の接続点に接続され、制御用トランジスタ（１２）のベ
ースはＰＮＰ）ランジスタ（７）のコレクタに接続され
、制御用トランジスタ（１３）のエミッタは電流検出抵
抗（１４）を介して接地されている。（１５）は電流制
限検出用ＮＰＮ ）ランジスタ（以下、電流制限検出ト
ランジスタと呼称する）で、そのコレクタは制御用トラ
ンジスタ（１２）のベースに接続され、電流制限検出ト
ランジスタ（１５）のベースおよびエミッタは上記電流
検出抵抗（１４）の両端に接続されている。（２１）は
出力端子（１９）と接地間に挿入された負荷である。
ＰＮ ）ランジスタ（以下、制御用トランジスタと呼称
する）で、その共通接続されたコレクタは制御トランジ
スタ０）のベースと抵抗（２）および定電流回路（４）
の接続点に接続され、制御用トランジスタ（１２）のベ
ースはＰＮＰ）ランジスタ（７）のコレクタに接続され
、制御用トランジスタ（１３）のエミッタは電流検出抵
抗（１４）を介して接地されている。（１５）は電流制
限検出用ＮＰＮ ）ランジスタ（以下、電流制限検出ト
ランジスタと呼称する）で、そのコレクタは制御用トラ
ンジスタ（１２）のベースに接続され、電流制限検出ト
ランジスタ（１５）のベースおよびエミッタは上記電流
検出抵抗（１４）の両端に接続されている。（２１）は
出力端子（１９）と接地間に挿入された負荷である。
このように構成された回路の動作は一般によく知られて
いるので、その詳細な説明は省略するが、電流制限検出
トランジスタ（１５）のベース・エミッタ間に電流検出
抵抗（１４）を接続することにより、この電流検出抵抗
（１４）に流れる電流によって発生した電圧で電流制限
検出トランジスタ（１５）をオンさせ、制御用トランジ
スタ（１２）、（１３）へ流れる電流を押え、ある設定
値以上の電流が流れないように電流制限保眼をかけてい
る。
いるので、その詳細な説明は省略するが、電流制限検出
トランジスタ（１５）のベース・エミッタ間に電流検出
抵抗（１４）を接続することにより、この電流検出抵抗
（１４）に流れる電流によって発生した電圧で電流制限
検出トランジスタ（１５）をオンさせ、制御用トランジ
スタ（１２）、（１３）へ流れる電流を押え、ある設定
値以上の電流が流れないように電流制限保眼をかけてい
る。
しかしながら、このような電流制限保護回路においては
、電流制限は可能であるが、負荷端（出力端子（１９）
と接地（１８）間）短絡のような異常な状態でも同じ電
流制限レベルとなシ、制御トランジスタ６）のコレクタ
には、その制限の設定値の電流の電流増幅率ｈＦＥ倍の
電流が流れることになシ、非常に大きな電力が印加され
、破壊するという欠点があった。
、電流制限は可能であるが、負荷端（出力端子（１９）
と接地（１８）間）短絡のような異常な状態でも同じ電
流制限レベルとなシ、制御トランジスタ６）のコレクタ
には、その制限の設定値の電流の電流増幅率ｈＦＥ倍の
電流が流れることになシ、非常に大きな電力が印加され
、破壊するという欠点があった。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は部品点数を増加することなく、電流制限を負荷端短絡
という異常な状態に対して通常の電流制限値の数分の１
のレベルに下げ、制御トランジスタを保護することがで
きる電流制限保護回路を提供することにある。
共にかかる欠点を除去すべくなされたもので、その目的
は部品点数を増加することなく、電流制限を負荷端短絡
という異常な状態に対して通常の電流制限値の数分の１
のレベルに下げ、制御トランジスタを保護することがで
きる電流制限保護回路を提供することにある。
このような目的を達成するだめ、本発明は出力電圧調整
端子に電流制限検出トランジスタのベースを接続し、コ
レクタを誤差増幅回路の誤差増幅用トランジスタのエミ
ッタ抵抗に接続し、電流制限検出トランジスタのエミッ
タを制御用トランジスタのベースまたは電流検出抵抗に
接続するようにしたものである。
端子に電流制限検出トランジスタのベースを接続し、コ
レクタを誤差増幅回路の誤差増幅用トランジスタのエミ
ッタ抵抗に接続し、電流制限検出トランジスタのエミッ
タを制御用トランジスタのベースまたは電流検出抵抗に
接続するようにしたものである。
以下、図面に基づき本発明の実施例を詳細に説明する。
第２図は本発明による電流制限保護回路の一実施例を示
す回路図である。
す回路図である。
この第２図において第１図と同一符号のものは和尚部分
を示し、（２２）は電流制限検出用ＰＮＰ）ランジスタ
（以下、電流制限検出トランジスタと呼称する）で、そ
のベースは出力電圧調整端子（２０）に接続され、コレ
クタは誤差増幅回路（１１）の誤差増幅用トランジスタ
（ｉｌｌ）、 （９）のエミッタ抵抗（１０）に接続さ
れ、電流制限検出トランジスタ（２２）のエミッタは制
御用トランジスタ（１３）ノエミツタと接地間に接続さ
れた電流検出抵抗（２３）に接続されている。
を示し、（２２）は電流制限検出用ＰＮＰ）ランジスタ
（以下、電流制限検出トランジスタと呼称する）で、そ
のベースは出力電圧調整端子（２０）に接続され、コレ
クタは誤差増幅回路（１１）の誤差増幅用トランジスタ
（ｉｌｌ）、 （９）のエミッタ抵抗（１０）に接続さ
れ、電流制限検出トランジスタ（２２）のエミッタは制
御用トランジスタ（１３）ノエミツタと接地間に接続さ
れた電流検出抵抗（２３）に接続されている。
つぎにこの第２図に示す実施例の動作を説明する。
いま、基準電圧源６）の電圧Ｖｒを１．２Ｖ、制御用ト
ランジスタ（１３）の電流制限値ＩＬｍａｘを１００ｍ
Ａとすると、電流検出抵抗（２３）の値は、電流制限検
出トランジスタ（２２）がオンするに必要なベース・エ
ミッタ電圧がエミッタに発生すればよいので誤差増幅用
トランジスタ（８） 、 （９）のベース・エミッタ電
圧が等しいとし、電流制限検出トランジスタ（２２）の
オンするベース−エミッタ電圧ＶＢＥ ヲ０．５ｖとす
ると、 となる。
ランジスタ（１３）の電流制限値ＩＬｍａｘを１００ｍ
Ａとすると、電流検出抵抗（２３）の値は、電流制限検
出トランジスタ（２２）がオンするに必要なベース・エ
ミッタ電圧がエミッタに発生すればよいので誤差増幅用
トランジスタ（８） 、 （９）のベース・エミッタ電
圧が等しいとし、電流制限検出トランジスタ（２２）の
オンするベース−エミッタ電圧ＶＢＥ ヲ０．５ｖとす
ると、 となる。
この電流検出抵抗（２３）の値１７Ωによシ、過大電流
が防止され、１００ｍＡで電流制限検出トランジスタ（
２２）がオンし、コレクタ電流が誤差増幅用トランジス
タ（８） 、 （９）のエミッタ抵抗（１０）に流れ、
この誤差増幅用トランジスタ（８） 、 （９）のエミ
ッタ電位を持ち上げ、誤差増幅用トランジスタ（８）
、 （９）Ｏコレクタ電流を絞シ、制御用トランジスタ
（１２）に流れる電流を１００ｍＡで保持する。
が防止され、１００ｍＡで電流制限検出トランジスタ（
２２）がオンし、コレクタ電流が誤差増幅用トランジス
タ（８） 、 （９）のエミッタ抵抗（１０）に流れ、
この誤差増幅用トランジスタ（８） 、 （９）のエミ
ッタ電位を持ち上げ、誤差増幅用トランジスタ（８）
、 （９）Ｏコレクタ電流を絞シ、制御用トランジスタ
（１２）に流れる電流を１００ｍＡで保持する。
また、負荷端が短絡された場合には、出力電圧調整憎子
（２０）がほぼ接地電位（アース電位）に下がるので、
電流制限検出トランジスタ（２２）のベース電位も下が
ることになυ、この電流制限検出トランジスタ（２２）
はオンとなり、そのコレクタ電流が誤差増幅用トランジ
スタ（８） 、 （９）のエミッタ抵抗（１０）に流れ
、この誤差増幅用トランジスタ（８）のエミッタ電位を
上げ電流を絞っていく。このとき、電流制限検出トラン
ジスタ（２２）のコレクタ・エミッタ間電圧Ｖｃ Ｅが
動作に必要な電圧としてＶｃｔ ＝ ０．１５Ｖとし、
誤差増幅用トランジスタ（８）ノベース・エミッタ電圧
を電流が絞られたときＶＢＥ（８） ＝ ０．６ Ｖと
すると、と約１／２に負荷端短絡時には電流制限レベル
を下げることができる。
（２０）がほぼ接地電位（アース電位）に下がるので、
電流制限検出トランジスタ（２２）のベース電位も下が
ることになυ、この電流制限検出トランジスタ（２２）
はオンとなり、そのコレクタ電流が誤差増幅用トランジ
スタ（８） 、 （９）のエミッタ抵抗（１０）に流れ
、この誤差増幅用トランジスタ（８）のエミッタ電位を
上げ電流を絞っていく。このとき、電流制限検出トラン
ジスタ（２２）のコレクタ・エミッタ間電圧Ｖｃ Ｅが
動作に必要な電圧としてＶｃｔ ＝ ０．１５Ｖとし、
誤差増幅用トランジスタ（８）ノベース・エミッタ電圧
を電流が絞られたときＶＢＥ（８） ＝ ０．６ Ｖと
すると、と約１／２に負荷端短絡時には電流制限レベル
を下げることができる。
／
このように、通常の過大電流制限値の１００ｍＡの１／
２程度に押えられるので、制御トランジスタ（３）のコ
レクタ電流も第１図に示す従来の方式のものに比して押
えられるという利点がある。
２程度に押えられるので、制御トランジスタ（３）のコ
レクタ電流も第１図に示す従来の方式のものに比して押
えられるという利点がある。
なお、電流制限検出トランジスタ（２２）のエミッタを
制御用トランジスタ（１３）のベースへ接続することに
よシ、さらに、電流制限レベルを下げることもできる。
制御用トランジスタ（１３）のベースへ接続することに
よシ、さらに、電流制限レベルを下げることもできる。
また、上記実施例においては、電流制限検出トランジス
タ（２２）のコレクタを誤差増幅用トランジスタ（８）
、 （９）のエミッタに接続した場合を示したが、本発
明はこれに限定されるものではなく、この誤差増幅用ト
ランジスタ（８） 、 （９）のエミッタに接続したエ
ミッタ抵抗（１０）を分割し、その分割点へ電流制限検
出トランジスタ（２２）のコレクタを接続しとも同等の
利点が得られる。
タ（２２）のコレクタを誤差増幅用トランジスタ（８）
、 （９）のエミッタに接続した場合を示したが、本発
明はこれに限定されるものではなく、この誤差増幅用ト
ランジスタ（８） 、 （９）のエミッタに接続したエ
ミッタ抵抗（１０）を分割し、その分割点へ電流制限検
出トランジスタ（２２）のコレクタを接続しとも同等の
利点が得られる。
以上説明したように、本発明によれば、複雑な手段を用
いることなく、電流制限検出トランジスタのベースを出
力電圧調整端子に、コレクタを誤差増幅用トランジスタ
のエミッタまたはエミッタ抵抗に、電流制限検出トラン
ジスタのエミッタを電流検出抵抗または制御用トランジ
スタのベースへそれぞれ接続するという接続変更のみで
部品点数を増やさない簡単ガ回路構成によって、電流制
限を負荷端短絡という異常外状態に対して、通常の電流
制限値の数分の１のレベルに下げることができ、これに
伴って制御トランジスタを保護することができるので、
実用上の効果は極めて大である。また、構成の簡素化に
とも表って電流制限保護回路を安価に提供することがで
きるという点において極めて有効である。
いることなく、電流制限検出トランジスタのベースを出
力電圧調整端子に、コレクタを誤差増幅用トランジスタ
のエミッタまたはエミッタ抵抗に、電流制限検出トラン
ジスタのエミッタを電流検出抵抗または制御用トランジ
スタのベースへそれぞれ接続するという接続変更のみで
部品点数を増やさない簡単ガ回路構成によって、電流制
限を負荷端短絡という異常外状態に対して、通常の電流
制限値の数分の１のレベルに下げることができ、これに
伴って制御トランジスタを保護することができるので、
実用上の効果は極めて大である。また、構成の簡素化に
とも表って電流制限保護回路を安価に提供することがで
きるという点において極めて有効である。
第１図は従来の電流制限保護回路の一例を示す回路図、
第２図は本発明による電流制限保護回路の一実施例を示
す回路図である。 （３）・・・・制御トランジスタ、 （６） 、 （７
）・・−・ＰＮＰ ）ランジスタ、（８） 、 （９）
・・・・誤差増幅用トランジスタ、（１０）・・・・エ
ミッタ抵抗、（１１）・・・・誤差増幅回路、（１２）
、 （１３）・・・・制御用トランジスタ、（１６）、
（１７）・・・・抵抗、（２０）・・・・出力電圧調整
端子、（２１）・・・・負荷、（２２）・・・・電流制
限検出トランジスタ、（２３）・・・・電流検出抵抗。 代 理 人 大 岩 増 雄 手続補正書（自発） １．事件の表示 特願昭５８−１０８６３７号２・発明
の名称 電流制限保護回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第７頁第１９行の［トランジスタ（１７ＪＪを「
トランジスタ（１３Ｊと補正する。 −３３ら−
第２図は本発明による電流制限保護回路の一実施例を示
す回路図である。 （３）・・・・制御トランジスタ、 （６） 、 （７
）・・−・ＰＮＰ ）ランジスタ、（８） 、 （９）
・・・・誤差増幅用トランジスタ、（１０）・・・・エ
ミッタ抵抗、（１１）・・・・誤差増幅回路、（１２）
、 （１３）・・・・制御用トランジスタ、（１６）、
（１７）・・・・抵抗、（２０）・・・・出力電圧調整
端子、（２１）・・・・負荷、（２２）・・・・電流制
限検出トランジスタ、（２３）・・・・電流検出抵抗。 代 理 人 大 岩 増 雄 手続補正書（自発） １．事件の表示 特願昭５８−１０８６３７号２・発明
の名称 電流制限保護回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第７頁第１９行の［トランジスタ（１７ＪＪを「
トランジスタ（１３Ｊと補正する。 −３３ら−
Claims (1)
- 電源と負荷との間にエミッタ・コレクタを直列に接続し
た制御トランジスタと、前記負荷に印加される電圧を検
出し前記制御トランジスタのベースバイアスを変化して
前記負荷に印加される電用を安定化する手段とを備えて
なる定電圧電源回路において、前記負荷に抵抗を介して
並列接続された出力電圧調整端子に電流制限検出トラン
ジスタのベースを接続し、コレクタを誤差増幅回路のト
ランジスタのエミッタ抵抗に接続し、前記電流制限検出
トランジスタのエミッタをコレクタが前記制御トランジ
スタのベースに接続された制御用トランジスタのベース
に接続またはエミッタに接続された電流検出抵抗に接続
したことを特徴とする電流制限保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10863783A JPS60522A (ja) | 1983-06-15 | 1983-06-15 | 電流制限保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10863783A JPS60522A (ja) | 1983-06-15 | 1983-06-15 | 電流制限保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60522A true JPS60522A (ja) | 1985-01-05 |
| JPH0474732B2 JPH0474732B2 (ja) | 1992-11-27 |
Family
ID=14489838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10863783A Granted JPS60522A (ja) | 1983-06-15 | 1983-06-15 | 電流制限保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8157129B2 (en) | 2001-11-06 | 2012-04-17 | Yamato Scale Co., Ltd. | Volumetric feeder for powdery- or granular-material and powdery- or granular-material combination weigher |
-
1983
- 1983-06-15 JP JP10863783A patent/JPS60522A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8157129B2 (en) | 2001-11-06 | 2012-04-17 | Yamato Scale Co., Ltd. | Volumetric feeder for powdery- or granular-material and powdery- or granular-material combination weigher |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0474732B2 (ja) | 1992-11-27 |
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