JPS6050564U - 画信号縮小装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】

、　　第１図は本考案の一実施例のブロック図、第２図
は第１図に示した画信号縮小装置の一実施例の動作を説
明するためのタイミング図である。 １・・・シフトレジスタ（直並列変換部）、２・・・Ｒ
ＯＭ　（メモリ）、３・・・シフトレジスタ（並直列変
換部）、４・・・ＲＯＭ（第２のメモリ）、５．９・・
・インバータ、６・・・ナントゲート、８・・・カウン
タ、１０・・・オアゲート、１１・・・タイミング制御
部、２０・・・読み出し回路。

Claims (5)

【実用新案登録請求の範囲】
1. （１）シリアル入力された２値の画信号をパラレルに変
   換しＡビット分を出力する直並列変換部と、該直並列変
   換部から出力されるＡビットの画信号をアドレスとして
   入力し、このアドレスに対応して予め格納されたＢビッ
   トのデータを出力するメモリと、該メモリから出力され
   るデータを入力しシリアルに変換して出力する並直列変
   換部と、Ｃ（ＣはＡより大の正数）ビットの画信号がＡ
   ビット以下のｎ群の小群とされて前記直並列変換部へ与
   えられる毎に前記メモリから出力されるデータが前記並
   直列変換部へロードされるように該並直列変換部にロー
   ド信号を与えるとともに、該並直列変換部にロードされ
   たデータを順次に１ビツトづつ出力する出力タイミング
   信号を該並直列変換部に与え、かつ、該並直列変換部か
   ら出力される前記ｎ群の１群毎の画信号に対応したＢビ
   ットのデータを、少なくともｎ群中の１群において所定
   ビット削除または追加してＢビット以外のビット数の画
   信号として読み出す読出タイミング信号を出力するタイ
   ミング制御部と、該タイミング制御部から出力される読
   出タイミング信号を入力してこれに基づき前記並直列変
   換部から出力されるデータをＣビットの画信号に対する
   Ｄ　（ＣとＤとは、互いに素な正の整数）ビットの縮小
   画信号として読み出す読み出し回路とからなる画信号縮
   小装置。
2. （２）タイミング制御部は、Ｃビットの画信号がＡビッ
   トの小群として直並列変換部へ与えられる毎にロード信
   号を与えることを特徴とする実用新案登録請求の範囲第
   （１）項記載の画信号縮小装置。
3. （３）−タイミング制御部は、出力タイミング信号と読
   出タイミング信号とを同一の信号として出力することを
   特徴とする実用新案登録請求の範囲第（１）項または第
   （２）項記載の画信号縮小装置。
4. （４）タイミング制御部は、直並列変換部へ与えられて
   いるクロックを自らの動作クロックとして入力するＣ進
   のカウンタと、該カウンタの出力をアドレスとして入力
   し、予め格納されているデータを出力する第２のメモリ
   と、該第２のメツモリの出力に基づいてロード信号を作
   成する第１の論理ゲートと、前記第２のメモリの出力に
   基づいて出力及び読出タイミング信号を作成する第２の
   論理ゲートとから成ることを特徴とする実用新案登録請
   求の範囲第（１）項乃至第（３）項いずれかに記載の画
   信号縮小装置。
5. （５）直並列変換部は、Ａビットの画信号をパラレルに
   出力するシフトレジスタであり、並直列変換部は、Ｂビ
   ットのデータをパラレルに入力するシフトレジスタであ
   ることを特徴とする実用新案登録請求の範囲第（１）項
   乃至第（４）項いずれかに記載の画信号縮小装置。