JPS58225725A - パルス幅変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル信号をそのビット数に応じた時間幅
を有するパルス列に変換するパルス幅変調回路に関する
ものである。

従来、この種の回路としては第１図に示すようなものが
あった。ここで、１はディジタル入力信号端子、２はロ
ードパルスの入力端子、３はクロ２べ一、ブ ツク信号の入力端子、４はダウンカウンタ−１５はフリ
、ブフロップ、６は出力パルス端子、了はダウンカウン
タ−４のボロー信号の出力端子であり、ダウンカウンタ
−４とフリップフロップ５によりパルス幅変調回路８が
形成されている。

上記構成において、ディジタル入力信号端子１からの入
力信号を入力端子２からのロードパルスのタイミングに
よりダウンカウンタ−４にプリセットするとともに、フ
リップフロップ５もセットする。プリセットされたカウ
ンター４は入力端子３からのクロック信号によりカウン
トダウンを開始し、プリセットされた入力信号の値だけ
カウントダウンするとカウンターの内容が０になるので
ボロー信号を出力端子７に送出する。一方フリップフロ
ップ６はセット操作により一定出力を出力パルス端子６
に送出し始め前記ボロー信号をリセット信号入力として
パルスの送出を停止する。すなわち出力パルス端子６か
らはディジタル入力信号の値とクロック信号の積の時間
幅を有するパルス出力が得られるので入力信号のパルス
幅変調が３ペーゾ 行えることになる。

次に上記パルス幅変調回路８をディジタル映像表示装置
に使用した場合について述べる０第２図で８ａに）〜８
．（ｎ）は前記パルス幅変調回路８ａを入力信号に対し
ｎ個並列接続したものであり、その各々の出力にドライ
ブ回路９ａ（Ｃ）〜９ａ（ｎ）および表示素子１１（ｑ
〜１ト（ロ）、パルス変調回路８８ｔ））〜８　ａ　（
ｎ）とドライブ回路９ａに）〜９　ａ　（ｎ）をそれぞ
れ結ぶケーブル１２に）〜１２（ｎ）が縦続接続されて
構成されている。

上記構成により例えば走査線が８本で、各走査線がそれ
ぞれ９０個の画素よりなる画面を構成するとすれば、前
記ｎは９ＱＸ８＝７２０となる。

従って、パルス変調回＠　８　ａ、ドライブ素子９、表
示素子１１はそれぞれ７２０個づつ所要となる。

このためディジタル画像装置が大型かつ高コストになる
。また第２図の構成では、ケーブル１２（至）〜１２（
ｎ）の本数も膨大となり、特にパルス幅変調回路８ａと
ドライブ回路９ａの間の間隔が大きい場合には費用も多
大となる欠点があった。

本発明は、これらの欠点を除去したものであって、入力
信号数を保持できる容量を持つメモリーと、入力映像信
号の階調数に応じた段数の比較器および階調カウンター
等の少ない回路構成で多くの入力信号に対応する幅変調
信号を得られるパルス幅変調回路を提供することを目的
とするものである。

第３図において、１８は後述のパルス幅変調回路、１９
は直列・並列変換およびドライブ回路である。他の部分
は第１図、第２図に示したものと同様であり同符号を付
している。

第４図において、１６はメモリー、１６は比較器、１７
は階調時間幅カウンターで、アップカウンター等で構成
され前記メモリー１６、比較器１６、階調時間幅カウン
ター１了によりパルス幅変調回路１８が構成される。ま
たａはメモＩＪ　−１５からの読み出し信号、６はカウ
ンター１７か　　　　　　、。

らのカウント信号、Ｃはタイミング発生器１３からのク
ロック信号、ｄは比較器１６の変調信号であり、これら
の波形を第５図ａ　−ｄとして示して６ページ ある。

次に第３図〜第５図を用いて動作を説明する〇ディジタ
ル入力信号端子１から入力される直列のＡ／Ｄ変換され
た映像信号はパルス幅変調回路１８において、入力レベ
ルに応じた１ビット単位の直列信号に変換され直列・並
列変換回路およびドライブ回路１９に供給される。

この回路において、１ビツトの直列信号をタイミング発
生器１４のタイミング信号により直列から並列に変換し
、また増幅することで各表示素子１１ゆ）〜１１（ｎ）
に相当した表示素子駆動用の信号をパルス幅信号として
分配供給し、前記パルス幅に比例した輝度で表示素子１
１（へ）〜１１（ロ）を駆動している。

次にパルス幅変調回路１８の具体動作を映像信号をｎビ
ットにム／Ｄ変換し、１フイ一ルド周期で表示する場合
を例に説明する。

ディジタル入力信号端子１から入力されたｎビットの映
像信号は入力端子１２の同期信号から作られたタイミン
グパルスおよびアドレスで規定さ６ペーゾ れたメモリー１６内のあるアドレスに順次書き込捷れる
。

ここでの書き込みは１フイ一ルド期間に１回であり、後
は前記のタイミング発生器１３で得られる読み出し信号
により、１フイ一ルド期間内に階調回数Ｎ１同一信号の
読み出しが行なわれ、その信号は比較器１６の一方の入
力へカウント信号すとして供給される○ 比較器１６のもう一方の入力には読み出し信号ａが入力
映像信号がメモリー１６に書き込まれる時点で初期設定
されており、なおかつ、次の書き込みまでの間、つまり
１フイールド内に２　のカウントアツプが完結するクロ
ック周期で駆動されているカウンター１７からの信号を
供給し、これら２つの信号の値を比較することにより、
パルス幅変調された変調信号ｄを得ている。

たとえば、ある入力映像信号の階調レベルがＮであった
場合、先ず１回目にメモリー１６から読み出された読み
出し信号ｄと比較するカウンターＱカウント信号すは初
期設定されており（この場７ページ 合は零に初期設定されている）、第５図における変調回
路の出力信号ｄは読み出し信号ａとカウント信号すを比
較した場合読み出し信号ａの方が大きいから、例えば　
１　となる。

次に階調時間幅カウンター１７の内容を１つ加算し、も
う一度比較してもメモリーからの読み出し信号ａの方が
まだ大きいので比較器１６の出力は変化しない。そこで
これをＮ回くり返し、カウント信号すがＮになった所で
読み出し信号ａとカウント信号すの大きさが一致するた
め、変調信号ｄは反転し　○　と々る。

この後、階調カウントを次の初期設定迄、加算し続けれ
ば、読み出し信号ａよりカウント信号すの方が太きいた
め、出力信号は０に固定されたままとなる。

よって、この出力信号は階調時間幅カウンター１了のク
ロック信号Ｃの時間幅ｔのＮ倍の時間幅を持った信号と
して得ることができ、入力映像信号のレベルＮが変化す
ればそれに比例した時間幅（Ｎｘｔ）の出力を得ること
ができる。

以上は映像信号が１つの場合であるが普通、階調時間幅
カウンター１７のクロック周期ｔは数水平周期に及ぶの
で、この期間内にある映像信号を連続してメモリー１６
に書き込み、また読み出しを行なうことで、上記の回路
だけで数水平期間の映像信号に対する幅情報を１ビツト
の直列信号として得ることができ、この情報をシフトレ
ジスタを用いた直並列変換およびドライブ回路１９によ
り直列・並列交換すれば、各映像信号に対応したパルス
幅変調信号を得ることができる。

したがって、表示素子の近くにドライブ回ｗ５を設けれ
ば、上記回路を収納した制御部は小型化が図れ、しかも
数本のケーブルでドライブ回路を接続することができる
。

なお上記説明ではパルス幅変調回路１８をディジタル映
像表示装置に使用した例について説明したが、他のパル
ス幅変調装置にも同様適用できることは言うまでもない
。

以上説明したように、本発明によれば少ない回路構成で
、多くの入力信号に対応する幅変調信号９ページ が得られるため、映像表示装置等の信号数が多い装置に
使用した場合は装置の小型化が図れ、その効果は大であ
る。

特に、幅変調回路とドライブ部を含む表示盤との間の距
離が離れている場合には、数本のケーブルで、一画面分
の信号が伝送できる等の利点があり、その工業的価値は
大である。

【図面の簡単な説明】

第１図は従来のパルス幅変調回路のブロック図、第２図
はこの回路を用いたディジタル映像表示装置のブロック
図、第３図は本発明の一実施例によるパルス幅変調回路
を用いた表示装置のブロック図、第４図はそのパルス幅
変調回路のブロック図、第６図はその要部の信号を示す
模式図である０１６・・・・・メモリー、１６・・・・
・比較器、１７・・・・・・階調時間幅カウンター。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 夕 第２図 第３ｖＡ ｌ　１賂１　　　　　］ ｌ　　　　　　１　　　　　１ ）　　　　　　　　　　　　１ 第４図 ／汐 ／ 第５図

Claims (1)

【特許請求の範囲】
1. ？ビットで示される信号をメモリーに書き込み、このメ
   モリーから読み出された信号を比較器の一方の入力端子
   へ供給し、階調時間幅カウンターから得られる２　ビッ
   トの信号を前記比較器の他方の入力端子へ比較信号とし
   て供給し、前記メモリーより階調数に応じた回数（２回
   ）信号を読み出すことにより前記比較器の出力より時間
   幅変調された信号を得ることを特徴とするパルス幅変調
   回路。