JPS6044708B2 - Ｐｒｏｍ補償回路 - Google Patents
Ｐｒｏｍ補償回路Info
- Publication number
- JPS6044708B2 JPS6044708B2 JP56028886A JP2888681A JPS6044708B2 JP S6044708 B2 JPS6044708 B2 JP S6044708B2 JP 56028886 A JP56028886 A JP 56028886A JP 2888681 A JP2888681 A JP 2888681A JP S6044708 B2 JPS6044708 B2 JP S6044708B2
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- JP
- Japan
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- circuit
- data
- prom
- output
- bit
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
Description
【発明の詳細な説明】
本発明はＰＲＯＭ（プログラマブルＲＯＭ集積回路）を
用いたマイクロコンピュータシステムあるいはコントロ
ーラシステムにおけるＰＲＯＭ補償回路に関するもので
ある。
用いたマイクロコンピュータシステムあるいはコントロ
ーラシステムにおけるＰＲＯＭ補償回路に関するもので
ある。
一般にＰＲＯＭには各メモリセルのデータ保持時間のば
らつきのために使用中にビットデータ’’１’’が’’
Ｏ’’に変化するいわゆるビット抜け現象があり、その
ためにＰＲＯＭを使用するシステムでは通常エラー検出
回路が設けられるが、従来はエラーが検出されるとプロ
グラム実行途中でシステムを停止してＰＲＯＭを交換す
る必要があつた。
らつきのために使用中にビットデータ’’１’’が’’
Ｏ’’に変化するいわゆるビット抜け現象があり、その
ためにＰＲＯＭを使用するシステムでは通常エラー検出
回路が設けられるが、従来はエラーが検出されるとプロ
グラム実行途中でシステムを停止してＰＲＯＭを交換す
る必要があつた。
本発明は上記の点に鑑み、ＰＲＯＭにエラーが発生して
もシステムを停止することなく処理を続行できるような
ＰＲＯＭ補償回路を提供することを目的とするものであ
る。以下本発明を実施例図によつて詳述する。
もシステムを停止することなく処理を続行できるような
ＰＲＯＭ補償回路を提供することを目的とするものであ
る。以下本発明を実施例図によつて詳述する。
第１図の実施例は、ＰＲＯＭからデータを読出している
ときにエラーが発生しても多数決方式によつて正しいデ
ータをデータバスに出力して実行中のプログラムを続行
させ、後刻ＰＲＯＭを交換または修正するようにしたも
のである。同図において、１Ａ、ＩＢ、ＩＣは同一のア
ドレスに同一のデータを書込んだ３組のＰＲＯＭであり
、各ＰＲＯＭＩＡ、１Ｂ，１Ｃはそれぞれのアドレス入
力がアドレスバス３を介してＣＰＵ８に接続されて、各
ＰＲＯＭｌＡ，ｌＢ，ｌＣの出力が多数決回路４とエラ
ー検出回路１１とに入力される。第２図に示すように多
数決回路４はアンドゲートとオアゲートによつて構成さ
れており、３入力中２以上の同一ビツト値を出力とする
ものである。この多数決回路４はＰＲＯＭｌＡ，ｌＢ，
ｌＣのデータビツト毎に設けられ３組のＰＲＯＭｌＡ，
ｌＢ，ｌＣの夫々対応するビツト出力が入力されるもの
である。たとえば、データが８ビツトである場合、各多
数決回路４・・・・・・４には同図のようにＰＲＯＭｌ
Ａ，ｌＢ，ｌＣの第１ビツトＢＡｌ，ｂＢｌ，ｂＯｌか
ら第８ビツトＢＡ８，ｂＢ８，ｂＣ８までが夫々対応し
て入力され、各多数決回路４・・・・４は２以上の大同
一ビツト値Ｋｇ・・・・・鵠を出力する。そして、各Ｐ
ＲＯＭｌＡ，ｌＢ，ｌＣのうちいずれの２つも同時に同
じデータがビツト抜け現象を起すことがありえないと仮
定すると、３入力のうち２つ以上は正しいデータである
から、この多数決回路４は常に正しいデータを出力する
。この正しいデータはデータバス２を介してＣＰＵ８に
入力されＣＰＵ８は誤動作することなくプログラムを続
行する。ところがこのままではシステムにエラーが発生
したことを知ることができず、いずれかのＰＲＯＭｌＡ
，ｌＢ，ｌＣがビツト抜け現象を起したままでプログラ
ムを続行することになる。
ときにエラーが発生しても多数決方式によつて正しいデ
ータをデータバスに出力して実行中のプログラムを続行
させ、後刻ＰＲＯＭを交換または修正するようにしたも
のである。同図において、１Ａ、ＩＢ、ＩＣは同一のア
ドレスに同一のデータを書込んだ３組のＰＲＯＭであり
、各ＰＲＯＭＩＡ、１Ｂ，１Ｃはそれぞれのアドレス入
力がアドレスバス３を介してＣＰＵ８に接続されて、各
ＰＲＯＭｌＡ，ｌＢ，ｌＣの出力が多数決回路４とエラ
ー検出回路１１とに入力される。第２図に示すように多
数決回路４はアンドゲートとオアゲートによつて構成さ
れており、３入力中２以上の同一ビツト値を出力とする
ものである。この多数決回路４はＰＲＯＭｌＡ，ｌＢ，
ｌＣのデータビツト毎に設けられ３組のＰＲＯＭｌＡ，
ｌＢ，ｌＣの夫々対応するビツト出力が入力されるもの
である。たとえば、データが８ビツトである場合、各多
数決回路４・・・・・・４には同図のようにＰＲＯＭｌ
Ａ，ｌＢ，ｌＣの第１ビツトＢＡｌ，ｂＢｌ，ｂＯｌか
ら第８ビツトＢＡ８，ｂＢ８，ｂＣ８までが夫々対応し
て入力され、各多数決回路４・・・・４は２以上の大同
一ビツト値Ｋｇ・・・・・鵠を出力する。そして、各Ｐ
ＲＯＭｌＡ，ｌＢ，ｌＣのうちいずれの２つも同時に同
じデータがビツト抜け現象を起すことがありえないと仮
定すると、３入力のうち２つ以上は正しいデータである
から、この多数決回路４は常に正しいデータを出力する
。この正しいデータはデータバス２を介してＣＰＵ８に
入力されＣＰＵ８は誤動作することなくプログラムを続
行する。ところがこのままではシステムにエラーが発生
したことを知ることができず、いずれかのＰＲＯＭｌＡ
，ｌＢ，ｌＣがビツト抜け現象を起したままでプログラ
ムを続行することになる。
そこで、工ラ一検出回路１１を付設してエラーが発生し
たのを警報するばかりでなくどのＰＲＯＭｌＡ，ｌＢ，
ｌＣにエラーが発生したかを表示するようにしたのであ
る。以下、一致回路５と論理和回路６とで構成されたエ
ラー検出回路１１についてデータが８ビツトの場合に基
づいて説明する。すなわち、ＰＲＯＭｌＡ，ｌＢ，ｌＣ
の各データビツトＢＡｌ，ｂＡ２●●●●●ＢＡ３９ｂ
ＢｌｌＯＯ●ＢＢ３９ｂＣｌｌｌ●ＢＣ８と、各データ
ビツトＢＡｌ・・・・・ＢＡ８・・・・・ＢＩ３ｌ・・
・・・ＢＢ８，ｂＣｌ・・・・・Ｂｃ８に対応する多数
決回路４の出力ｂ１・・・・・賜とは、第３図に示すよ
うなエクスクルーシブオアゲートよりなる一致回路５に
入力される。そして両人力値が互いに異つた時にこの一
致回路５はエラー信号゛゜Ｈ゛を出力するものであり、
かかる一致回路５は各ＰＲＯＭｌＡ，ｌＢ，ｌＣのデー
タビツトＢＡｌ各゜゜゜゛ＢＡ８９ｂＢｌＣ゜゜゜゜ｂ
Ｂ８９ｂＣｌ゜゜ｂＯ８毎に設けられている。たとえば
、ＰＲＯＭｌＡの第１ビツトＢＡｌにエラーが生じたと
すれば、第１ビツトＢＡｌに対応する多数決回路４の出
力ｂ１とは夫々ビツト値が異つていることになり一致回
路５はエラー信号゜“Ｈ゛を出力するのである。上記一
致回路５の出力は各ＰＲＯＭｌＡ，ｌＢ，ｌＣ毎にまと
めた論理和回路６Ａ，６Ｂ，６Ｃに入力される。従つて
、論理和回路６Ａ，６Ｂ，６Ｃの出力でいずれのＰＲＯ
ＭｌＡ，ｌＢ，ｌＣがエラービツトを発生したかを判断
することができ、上記多数決回路５とこの論理和回路６
Ａ，６Ｂ，６Ｃとでエラー検出回路１１を構成している
。上記実施例ではプログラムデータが８ビツトの場合に
ついて説明したが、４ビツトや１６ビツトの場合でも同
様に構成できることは言うまでもない。上記論理和回路
６のエラー出力は各ＰＲＯＭｌＡ，ｌＢ，ｌＣ毎に設け
たフリツプフロツプ１２Ａ，１２Ｂ，１２Ｃを反転させ
て、ＰＲＯＭｌＡ，ｌＢ，ｌＣに対応する表示素子１３
Ａ，１３Ｂ，１３Ｃを動作させると共に、オアゲート１
４を介して鳴動装置を駆動させる。すなわち、フリツプ
フロツプ１２Ａ，１２Ｂ，１２Ｃと表示素子１３Ａ，１
３Ｂ，１３Ｃとでエラー表示回路７Ａ，７Ｂ，７Ｃを構
成している。一方、各論理和回路６の出力はオアゲート
１５に入力され、オアゲート１５の出力でラツチ回路９
Ａ，９Ｂを駆動し、各ラツチ回路９Ａ，９Ｂに夫々エラ
ー発生時のアドレス及び正常なデータを保持せしめ、表
示器１６に上記アドレスを、表示器１７に正常なデータ
を表示する。
たのを警報するばかりでなくどのＰＲＯＭｌＡ，ｌＢ，
ｌＣにエラーが発生したかを表示するようにしたのであ
る。以下、一致回路５と論理和回路６とで構成されたエ
ラー検出回路１１についてデータが８ビツトの場合に基
づいて説明する。すなわち、ＰＲＯＭｌＡ，ｌＢ，ｌＣ
の各データビツトＢＡｌ，ｂＡ２●●●●●ＢＡ３９ｂ
ＢｌｌＯＯ●ＢＢ３９ｂＣｌｌｌ●ＢＣ８と、各データ
ビツトＢＡｌ・・・・・ＢＡ８・・・・・ＢＩ３ｌ・・
・・・ＢＢ８，ｂＣｌ・・・・・Ｂｃ８に対応する多数
決回路４の出力ｂ１・・・・・賜とは、第３図に示すよ
うなエクスクルーシブオアゲートよりなる一致回路５に
入力される。そして両人力値が互いに異つた時にこの一
致回路５はエラー信号゛゜Ｈ゛を出力するものであり、
かかる一致回路５は各ＰＲＯＭｌＡ，ｌＢ，ｌＣのデー
タビツトＢＡｌ各゜゜゜゛ＢＡ８９ｂＢｌＣ゜゜゜゜ｂ
Ｂ８９ｂＣｌ゜゜ｂＯ８毎に設けられている。たとえば
、ＰＲＯＭｌＡの第１ビツトＢＡｌにエラーが生じたと
すれば、第１ビツトＢＡｌに対応する多数決回路４の出
力ｂ１とは夫々ビツト値が異つていることになり一致回
路５はエラー信号゜“Ｈ゛を出力するのである。上記一
致回路５の出力は各ＰＲＯＭｌＡ，ｌＢ，ｌＣ毎にまと
めた論理和回路６Ａ，６Ｂ，６Ｃに入力される。従つて
、論理和回路６Ａ，６Ｂ，６Ｃの出力でいずれのＰＲＯ
ＭｌＡ，ｌＢ，ｌＣがエラービツトを発生したかを判断
することができ、上記多数決回路５とこの論理和回路６
Ａ，６Ｂ，６Ｃとでエラー検出回路１１を構成している
。上記実施例ではプログラムデータが８ビツトの場合に
ついて説明したが、４ビツトや１６ビツトの場合でも同
様に構成できることは言うまでもない。上記論理和回路
６のエラー出力は各ＰＲＯＭｌＡ，ｌＢ，ｌＣ毎に設け
たフリツプフロツプ１２Ａ，１２Ｂ，１２Ｃを反転させ
て、ＰＲＯＭｌＡ，ｌＢ，ｌＣに対応する表示素子１３
Ａ，１３Ｂ，１３Ｃを動作させると共に、オアゲート１
４を介して鳴動装置を駆動させる。すなわち、フリツプ
フロツプ１２Ａ，１２Ｂ，１２Ｃと表示素子１３Ａ，１
３Ｂ，１３Ｃとでエラー表示回路７Ａ，７Ｂ，７Ｃを構
成している。一方、各論理和回路６の出力はオアゲート
１５に入力され、オアゲート１５の出力でラツチ回路９
Ａ，９Ｂを駆動し、各ラツチ回路９Ａ，９Ｂに夫々エラ
ー発生時のアドレス及び正常なデータを保持せしめ、表
示器１６に上記アドレスを、表示器１７に正常なデータ
を表示する。
故に、プログラムの終了後エラー表示回路７に従つて故
障したＰＲＯＭを交換することができ、各表示器１６，
１７に従つてエラーのアドレスを修正することができる
。第４図は本併合発明の実施例を示しており、こ・の実
施例にあつてはいずれかのＰＲＯＭｌＡ，ｌＢ，ｌＣに
エラーが発生した時のオアゲート１５の論理和出力をＣ
ＰＵ８への割込み入力とし、この割込み信号でラツチ回
路９Ａ，９Ｂに保持せしめたアドレス及び正常なデータ
をＰＲＯＭｌＡ，ｌノＢ，ｌＣの該当アドレスに再書込
みするものである。
障したＰＲＯＭを交換することができ、各表示器１６，
１７に従つてエラーのアドレスを修正することができる
。第４図は本併合発明の実施例を示しており、こ・の実
施例にあつてはいずれかのＰＲＯＭｌＡ，ｌＢ，ｌＣに
エラーが発生した時のオアゲート１５の論理和出力をＣ
ＰＵ８への割込み入力とし、この割込み信号でラツチ回
路９Ａ，９Ｂに保持せしめたアドレス及び正常なデータ
をＰＲＯＭｌＡ，ｌノＢ，ｌＣの該当アドレスに再書込
みするものである。
すなわち、オアゲート１５の出力でフリツプフロツプ１
８を反転させてＣＰＵ８に割込み入力する。するとＣＰ
Ｕ８は直ちに実行中のプログラムを停止して、スタート
パルスを書込みパルス発生回路１９に出力する。このパ
ルスにより書込みパルス発生回路１９がトリガされて書
込みパルスＰを出力する。この書込みパルスＰによりラ
ツチ回路９Ｂのアドレスがセレクタ２０を介して各ＰＲ
ＯＭｌＡ，ｌＢ，ｌＣに、またラツチ回路９Ａの正常な
データがゲート２１Ａ，２１Ｂ，２１Ｃを介してＰＲＯ
ＭｌＡ，ｌＢ，ｌＣに入力され、各ＰＲＯＭｌＡ，ｌＢ
，ｌＣの上記アドレスに正常なデータが再書込みされる
のである。従つて、書込みパルス発生回路１９とセレク
タ２０とゲート２１Ａ，２１Ｂ，２１Ｃとで書込み回路
１０を構成している。尚、上記セレクタ３１は通常アド
レス信号をラツチ回路９Ｂを介することなくＰＲＯＭｌ
Ａ，ｌＢ，ｌＣに送出しており、各ゲート２１Ａ，２１
Ｂ，２１Ｃは通常ＰＲＯＭｌＡ，ｌＢ，ｌＣのデータが
ラツチ回路９Ａへ流入するのを停止している。かくて本
特定発明にあつては、同一のアドレスに同一のデータを
書込んだ３組のＰＲＯＭをアドレスバスに並例接続し、
３入力中の２個以上の同一ビツト値を出力とする多数決
回路を各データビツト毎に設けて上記３組のＰＲＯＭに
対応するビツト出力をそれぞれ各多数決回路に入力する
と共に多数決回路の出力をデータバスに接続し、各デー
タビツトに対応する上記多数決回路の出力とこのデータ
ビツトを入力とし両人カビツト値が互いに異つた時にエ
ラー信号を出力する一致回路を各ＰＲＯＭのデータビツ
ト毎に設け、各一致回路の出力を各ＰＲＯＭ毎にまとめ
た論理和回路の出力により夫々各ＰＲＯＭ毎に設けたエ
ラー表示回路にエラーを表示せしめているから、３組の
ＰＲＯＭのうちいずれかにビツト抜け現象が生じて誤つ
たデータを出力したとしても、多数決回路にて２以上の
残りの正しいビツト値が出力され、この多数決回路の出
力がデータバスを介してＣＰＵに入力されるのでＣＰＵ
が誤動作することがなくシステムを続行することができ
しかも上記エラーのデータビツトとそのデータビツトに
対応する多数決回路の出力が一致回路に入力されて一致
回路によりエラー信号が出力され、エラー信号が入力さ
れる論理和回路によりエラーのＰＲＯＭに対応したエラ
ー表示回路を表示せしめるので、プログラムやルーチン
の終了後ＣＰＵを停止して上記エラー表示回路に表示さ
れたＰＲＯＭの交換や修正をすることができ、プログラ
ムの途中でシステムを停止する必要がないものである。
８を反転させてＣＰＵ８に割込み入力する。するとＣＰ
Ｕ８は直ちに実行中のプログラムを停止して、スタート
パルスを書込みパルス発生回路１９に出力する。このパ
ルスにより書込みパルス発生回路１９がトリガされて書
込みパルスＰを出力する。この書込みパルスＰによりラ
ツチ回路９Ｂのアドレスがセレクタ２０を介して各ＰＲ
ＯＭｌＡ，ｌＢ，ｌＣに、またラツチ回路９Ａの正常な
データがゲート２１Ａ，２１Ｂ，２１Ｃを介してＰＲＯ
ＭｌＡ，ｌＢ，ｌＣに入力され、各ＰＲＯＭｌＡ，ｌＢ
，ｌＣの上記アドレスに正常なデータが再書込みされる
のである。従つて、書込みパルス発生回路１９とセレク
タ２０とゲート２１Ａ，２１Ｂ，２１Ｃとで書込み回路
１０を構成している。尚、上記セレクタ３１は通常アド
レス信号をラツチ回路９Ｂを介することなくＰＲＯＭｌ
Ａ，ｌＢ，ｌＣに送出しており、各ゲート２１Ａ，２１
Ｂ，２１Ｃは通常ＰＲＯＭｌＡ，ｌＢ，ｌＣのデータが
ラツチ回路９Ａへ流入するのを停止している。かくて本
特定発明にあつては、同一のアドレスに同一のデータを
書込んだ３組のＰＲＯＭをアドレスバスに並例接続し、
３入力中の２個以上の同一ビツト値を出力とする多数決
回路を各データビツト毎に設けて上記３組のＰＲＯＭに
対応するビツト出力をそれぞれ各多数決回路に入力する
と共に多数決回路の出力をデータバスに接続し、各デー
タビツトに対応する上記多数決回路の出力とこのデータ
ビツトを入力とし両人カビツト値が互いに異つた時にエ
ラー信号を出力する一致回路を各ＰＲＯＭのデータビツ
ト毎に設け、各一致回路の出力を各ＰＲＯＭ毎にまとめ
た論理和回路の出力により夫々各ＰＲＯＭ毎に設けたエ
ラー表示回路にエラーを表示せしめているから、３組の
ＰＲＯＭのうちいずれかにビツト抜け現象が生じて誤つ
たデータを出力したとしても、多数決回路にて２以上の
残りの正しいビツト値が出力され、この多数決回路の出
力がデータバスを介してＣＰＵに入力されるのでＣＰＵ
が誤動作することがなくシステムを続行することができ
しかも上記エラーのデータビツトとそのデータビツトに
対応する多数決回路の出力が一致回路に入力されて一致
回路によりエラー信号が出力され、エラー信号が入力さ
れる論理和回路によりエラーのＰＲＯＭに対応したエラ
ー表示回路を表示せしめるので、プログラムやルーチン
の終了後ＣＰＵを停止して上記エラー表示回路に表示さ
れたＰＲＯＭの交換や修正をすることができ、プログラ
ムの途中でシステムを停止する必要がないものである。
一方、本併合発明にあつては叙上の構成を有する上に、
各論理和回路の出力の論理和によりＣＰＵに割込み入力
し、この割込み信号でエラー発生時のアドレス及び正常
なデータをラツチ回路に保持せしめると共に、ラツチ回
路に保持されたデータをＰＲＯＭに再書込みする書込み
回路を作動せしめるようにしているから、エラーが発生
したとき割込み信号で実行プログラムを自動的に停止し
ＰＲＯＭに正常なデータを再書込むことにより、プログ
ラムやルーチンの終了後にもシステムを停止してＰＲＯ
Ｍの交換や修正を行なう必要がないものである。
各論理和回路の出力の論理和によりＣＰＵに割込み入力
し、この割込み信号でエラー発生時のアドレス及び正常
なデータをラツチ回路に保持せしめると共に、ラツチ回
路に保持されたデータをＰＲＯＭに再書込みする書込み
回路を作動せしめるようにしているから、エラーが発生
したとき割込み信号で実行プログラムを自動的に停止し
ＰＲＯＭに正常なデータを再書込むことにより、プログ
ラムやルーチンの終了後にもシステムを停止してＰＲＯ
Ｍの交換や修正を行なう必要がないものである。
第１図は本特定発明一実施例のプロツク図、第）２図は
同上の多数決回路の具体回路図、第３図は同上のエラー
検出回路の具体回路図、第４図は本併合発明一実施例の
プロツク図であつて、１Ａ，１Ｂ，１ＣはＰＲＯＭｌ２
はデータバス、３はアドレスバス、４は多数決回路、５
は一致回路、６Ａ，６Ｂ，６Ｃは論理和回路、７Ａ，７
Ｂ，７Ｃはエラー表示回路、８はＣＰＵｌ９Ａ，９Ｂは
ラツチ回路、１０は書込み回路、ＢＡｌ・・・・・ＢＡ
８，ｂＢｌ・・・・・ＢＢ８，ｂＣｌ・・・・・ＢＯ８
は夫々データビツトである。
同上の多数決回路の具体回路図、第３図は同上のエラー
検出回路の具体回路図、第４図は本併合発明一実施例の
プロツク図であつて、１Ａ，１Ｂ，１ＣはＰＲＯＭｌ２
はデータバス、３はアドレスバス、４は多数決回路、５
は一致回路、６Ａ，６Ｂ，６Ｃは論理和回路、７Ａ，７
Ｂ，７Ｃはエラー表示回路、８はＣＰＵｌ９Ａ，９Ｂは
ラツチ回路、１０は書込み回路、ＢＡｌ・・・・・ＢＡ
８，ｂＢｌ・・・・・ＢＢ８，ｂＣｌ・・・・・ＢＯ８
は夫々データビツトである。
Claims (1)
- 【特許請求の範囲】 １ 同一のアドレスに同一のデータを書込んだ３組のＰ
ＲＯＭをアドレスバスに並列接続し、３入力中の２個以
上の同一ビット値を出力とする多決回路を各データビッ
ト毎に設けて上記３組のＰＲＯＭの対応するビット出力
をそれぞれ各多数決回路に入力すると共に各多数決回路
の出力をデータバスに接続し、各データビットに対応す
る上記多数決回路の出力とこのデータビットとを入力と
し両入力ビット値が互いに異つた時にエラー信号を出力
する一致回路を各ＰＲＯＭのデータビット毎に設け、各
一致回路の出力を各ＰＲＯＭ毎にまとめた論理和回路の
出力により夫々各ＰＲＯＭ毎に設けたエラー表示回路に
エラーを表示せしめてなることを特徴とするＰＲＯＭ補
償回路。 ２ 同一のアドレスに同一のデータを書込んだ３組のＰ
ＲＯＭをアドレスバスに並列接続し、３入力中の２個以
上の同一ビット値を出力とする多数決回路を各データビ
ット毎に設けて上記３組のＰＲＯＭの対応するビット出
力をそれぞれ各多数決回路に接続すると共に各多数決回
路の出力をデータバスに接続し、各データビットに対応
する上記多数決回路の出力とこのデータビットとを入力
とし両入力ビット値が互いに異つた時にエラー信号を出
力する一致回路を各ＰＲＯＭのデータビット毎に設け、
各一致回路の出力を各ＰＲＯＭ毎にまとめた論理和回路
の出力により夫々各ＰＲＯＭ毎に設けたエラー表示回路
にエラーを表示せしめ、各論理和回路の出力の論理和に
よりＣＰＵに割込み入力し、この割込み信号でエラー発
生時のアドレス及び正常なデータをラッチ回路に保持せ
しめると共に、ラッチ回路に保持されたデータをＰＲＯ
Ｍに再書込みする書込み回路を作動せしめるようにした
ことを特徴とするＰＲＯＭ補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56028886A JPS6044708B2 (ja) | 1981-02-28 | 1981-02-28 | Ｐｒｏｍ補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56028886A JPS6044708B2 (ja) | 1981-02-28 | 1981-02-28 | Ｐｒｏｍ補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57143656A JPS57143656A (en) | 1982-09-04 |
| JPS6044708B2 true JPS6044708B2 (ja) | 1985-10-04 |
Family
ID=12260875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56028886A Expired JPS6044708B2 (ja) | 1981-02-28 | 1981-02-28 | Ｐｒｏｍ補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6044708B2 (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163008U (ja) * | 1986-04-03 | 1987-10-16 | ||
| JPS63153376U (ja) * | 1987-03-25 | 1988-10-07 | ||
| JPH0228807Y2 (ja) * | 1985-03-15 | 1990-08-02 | ||
| JPH0228808Y2 (ja) * | 1985-03-15 | 1990-08-02 | ||
| JPH0228810Y2 (ja) * | 1985-03-18 | 1990-08-02 | ||
| JPH0231044Y2 (ja) * | 1985-04-03 | 1990-08-22 | ||
| JPH0231046Y2 (ja) * | 1985-04-04 | 1990-08-22 | ||
| JPH0231049Y2 (ja) * | 1985-04-09 | 1990-08-22 | ||
| JPH0231048Y2 (ja) * | 1985-04-08 | 1990-08-22 | ||
| JPH0231047Y2 (ja) * | 1985-04-05 | 1990-08-22 | ||
| JPH0231045Y2 (ja) * | 1985-04-04 | 1990-08-22 | ||
| JPH0321684Y2 (ja) * | 1986-06-17 | 1991-05-13 | ||
| JPH0321685Y2 (ja) * | 1987-12-11 | 1991-05-13 | ||
| JPH0355364Y2 (ja) * | 1985-04-22 | 1991-12-10 | ||
| JPH0433773Y2 (ja) * | 1986-03-10 | 1992-08-12 | ||
| JPH0513288Y2 (ja) * | 1987-02-05 | 1993-04-08 | ||
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1981
- 1981-02-28 JP JP56028886A patent/JPS6044708B2/ja not_active Expired
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