JPS6042956B2

JPS6042956B2 - 電子楽器の楽音波形発生装置

Info

Publication number: JPS6042956B2
Application number: JP53031369A
Authority: JP
Inventors: 俊雄樫尾
Original assignee: KASHIO KEISANKI KK
Current assignee: KASHIO KEISANKI KK
Priority date: 1978-03-18
Filing date: 1978-03-18
Publication date: 1985-09-25
Also published as: JPS54123937A

Description

【発明の詳細な説明】本発明は楽音波形をディジタル的手法で作成する電子楽
器の楽音波形発生装置に関する。

電子オルガン、電子ピアノ、シンセサイザー等の電子楽
器に於いては、種々の音色を伴つた楽音を得る為に楽音
に対応する各種の楽音波形を作成することが重要な要素
となるものである。

この為楽音波形の発生装置も色々考えられている。例え
ば、基本波から倍音関係にある所要次数の高調波までの
正弦波を夫々振幅を表わすディジタル信号で順次複数の
記憶装置に分割して記憶しておき、楽音指定に応じて所
望の正弦波を選択的に同時に読み出し、合成して所定形
状の楽音波形を設定するもの、あらかじめΞ角波、正弦
波、矩形波、鋸歯状波等の基本波形をディジタル的に波
形記憶装置に固定記憶設定しておくもの及び予め所定の
楽音波形そのものをディジタル的或いはアナログ的に固
定記憶しておくもの等がある。一方、楽音を所定の楽器
音等に似せる為には楽音波形を似せるだけではなく立上
り、立下り等の音量エンベロープを重畳しなければなら
ないが、上述した従来のものになつてはディジタル技術
によつて効果的な音量エンベロープを重畳するものはな
く、アナログ的な手法によるかあるいは複雑な制御回路
を必要とし、トＩ（大規模集積回路）に適したディジタ
ル技術による楽音波形設定技術゜は未だ確立されていな
いのが現状である。

本発明はこの点に鑑みて成されたもので、楽音波形の制
御のみならず、例えば、ピアノ、ギター等のように音量
の立上り、立下り曲線の異なる音量制御をもディジタル
的に制御し得る電子楽器へ、の楽音波形発生装置を提供
するものである。以下本発明に係る電子楽器の楽音発生
装置の一実施例を図面に基づいて詳述する。先ず、本シ
ステムの楽音波形発生装置の基本概念を第１図の原理構
成図に関連して説明することにする。第１図に於いて、
１は図示せぬ演奏キー群（例えは４オクターブ、１暗階
の基本音域を可能とする４８個の音高キー）の各キー操
作に対応して夫々異なる音高入力コードを記憶する音高
入力コードレジスタであり、この音高入力コードは音高
クロック周波数制御回路２に供給される。

従つて、この制御回路２からは音高入力コードの夫夫に
応じて異なる音高ブロック周波数信号が発生され、楽音
波形の基本１サイクルの周期を複数ステップで計数する
周期計数回路３に計数歩進信号として供給する。周期計
数回路３は好ましくはバイナリに計数動作する計数器で
構成されるもので、本例ではｒ１）Ｒ２ムＲ４」）１８
ム１１６」）１３２」）Ｒ６４ョ、Ｒｌ２８ョでウェイ
ト付けされた８ビットでなり、ｗ進数のＲＯＪ−１２５
５Ｊ迄のＲ２５６ｊの計数状態を得る回路であり、これ
によつて楽音波形の基本１サイクルが０２５６ョ進の各
計数値に対応するＲ２５６ョの計数ステップで表わされ
ることになる。そして、このＲ２５６Ｊの計数ステップ
は、１以上の特定ステップ数を１つの単位としてブロッ
ク化され、１サイクルがｍブロックに分割されるように
なる。即ち、この例ではｍ＝１６のＲｌ６ョプロツクに
分割され、１つのブロックはＲｌ６Ｊの計数ステップ（
ｍ進数ＲＯ．．〜Ｒｌ５Ｊの計数状態）で表わされるよ
うになり、従つて周期計数回路３のＲｌ６ョ、Ｒ３２ョ
、１Ｌ．．１１２８Ｊのウェイト段て表わされる４ビッ
トの計数値状態を時間的推移に伴うＲｌ６Ｊのブロック
のアドレスとして対応付けることができ、それを第１表
に示してある。周期計数回路３の８ビットの各段の出力
は前記音高クロック周波数制御回路２に供給され、後述
詳述される様に前記音高入力コードに対応した音高クロ
ック周波数信号の出力波数制御を行わせしめるようにな
る。

更に、周期計数回路３の上位４ビット（ウェイト１１６
ョ、Ｒ３２！、Ｒ６４Ｊ．．ｒｌ２８ョ）の出力はデコ
ーダ４を介して１６ブロックのブロックアドレス信号と
してブロック毎の波形プログラム指定部５に供給される
。この波形プログラム指定部５は１周期の楽音波形のＲ
ＯＪ−Ｒｌ５ョで示される。ブロックアドレスの夫々で
の波形の立上り、立下りの振幅の変化量（本例ではＲＯ
Ｊ、１１Ｊ．ｒ２、Ｒ４ョの絶対値）を＋（アップ）、
一（ダウン）を伴つて指示するもので、この振幅の変化
量（微分値）を微分係数値と呼ふことにする。波形プロ
グラム指定部５でブロックアドレス毎に指定される微分
係数値及び１＋ョ、。−ョの指示信号はデコーダ４から
のブロックアドレス信号に同期して順次出力され、乗算
回路６に供給される。又、乗算回路６には演奏キーの操
作時からの時間経過に伴つて演奏音量を増大若しくは減
少させる為の音量制御をディジタル的に制御する音量曲
線作成カウンタ（以下エンベロープカウンタと呼ぶ）７
の制御値（カウンタの計数値）が供給され、結局、波形
プログラム指定部５の微分係数値とその１＋ぁ１−ョ指
示に従つてブロックアドレスに同期して乗算されること
になる。前記エンベロープカウンタ７は後述される各種
音量曲線（以下エンベロープと呼ぶ）モードのうちの選
択指示された１つのモードに従つて指定ブロック（エン
ベロープクロックと呼ぶ）を、後述するアタック、デイ
ケイ、リリースの夫々の音量制御状態に応じてアップ若
しくはダウン計数制御するものである。つまり、エンベ
ロープカウンタ７の計数値はＲＯＪ−Ｒ３ｌョの整数値
であり、これをエンベロープ係数値（Ｅで表わす）と呼
ぶことにする。エンベロープモードの１つの例を第２図
に示す。而して、波形プログラム指定部５でブロックア
ドレス毎にあらかじめ指定された前記微分係数値は第２
図で示した当該のエンベロープ係数値Ｅの整数倍を１＋
ョ又は１−ョを伴つて指示するように指定されるもので
、その動作として前記乗算回路６で士（微分係数値×エ
ンベロープ係数値Ｅ）が行われるのである。即ち、第３
図はその一例を図解したもので、楽音波形１周期のブロ
ックアドレスＲＯョ〜Ｒｌ５Ｊの夫々のブロックの微分
係数値に対するエンベロープ係数値Ｅとの関係を示して
おり、従つて、エンベロープモードが第２図の場合に於
けるエンベロープ係数値ＥがＲ５．ＪＮｒｌＯョ、１２
０Ｊ，．ｒ３０Ｊの時点（第２図の×印で示した）での
音量制御値を含んだ楽音波形の相対的大きさの変化量は
第４図Ａ，Ｂ，Ｃに示した如くになる。勿論、楽音波形
の相対的変化は時間経過に伴う当該エンベロープ係数値
Ｅによつて逐次推移していくのである。尚、本例ではブ
ロックアドレスＲＯ．，のみは微分係数値、。＋ョ、１
−ョの指定は行われずに常に変化量は零となつている。
前記乗算回路６の出力はアダー８の一方入力側に供給さ
れ、更にアダー８出力は累算器９を介してアダー８の他
方入力側に帰還されるもので、従つて前回のブロックの
乗算出力値に対して今回のブロックの乗算出力値である
変化量が累算されるもので、結局、前述した第３図、第
４図Ａ，Ｂ，Ｃの楽音波形図はこの累算器９の出力とし
て取り出されるのである。そして、累算器９の出力はＤ
／Ａ変換（ディジタル−アナログ変換）器１０を介して
スピーカ１１により操作された演奏キーに対応する音高
として発音されるのである。この様に、楽音波形の設定
は、１サイクルの楽音波形を複数ブロックに分けてブロ
ック毎の波形の立上り、立下りの前記微分係数値を任意
に指示出来、しかも同時に前記エンベロープ係数値との
関係において音量制御をも行うようになるものである。
次に、更に具体的な構成例によつて詳述するものである
が、それに先だつて以下の図面で用いられている論理記
号についての説明が第５図Ａ，Ｂ，Ｃ，Ｄ，Ｅに示され
ており、その中には各論理記号に対応する論理式、真理
値表、一般的論理記号が、又組合わせ回路例が記されて
いる。

そこて特に注意を要することは、オアゲート及びアンド
ゲートの入力ラインに付されたインバータ記号はそのゲ
ートのみにしか有効でないということであり、詳細は各
図の組み合わせ回路例を参照されたい。第６図は第７図
Ａ，Ｂ，Ｃ，Ｄの図面結合状態を示してある。

第７図Ａに於いて、２０は４ビット（ｒ１、１２ョ、１
４３１８ョウエイト）の入出力端を有し、矢印方向に４
ビットパラレルにシフトする８本のラインメモリで構成
される音階コードレジスタ、２１は２ビット（Ｒｌ．ｊ
Ｓｒ２Ｊウェイト）の入出力端を有し矢印方向に２ビッ
トパラレルにシフトする８本のラインメモリで構成され
るオクターブコードレジスタであり、夫々操作された演
奏キーに対応する音階入力コード、オクターブ入力コー
ドを記憶するようになる。即ち、後述される演奏キーの
操作に関連する入力指示信号の発生に同期して対応する
音階入力コード、オクターブ入力コードが、アンドゲー
ト２２〜２７、オアゲート２８−１〜２８−４、オアゲ
ート２９，３０を介して夫夫音階コードレジスタ２０、
オクターブコードレジスタ２１に入力されるのである。
そして、入力された音階コード、オクターブコード（以
下音高コードと呼ぶ）はシフトパルスφ。（本システム
の基本クロックである）によつて順次矢印方向にパラレ
ルシフトされ、８φｏのシフト時間後に各出力端より、
夫々インヒビツトゲート３１−１〜３１−４及びインヒ
ビツトゲート３２，３３を介して再び循環入力される所
謂ダイナミックシフト動作を行うものである。そして、
新たな入力指示信号に同期してインヒビツトゲート３１
−１〜３１−４及びインヒビツトゲート３２，３３を閉
じることにより各レジスタ２０，２１にある音階コード
は消去されるように制御される。また、音階コードレジ
スタ２０、オクターブコードレジスタ２１は８本のライ
ンメモリを有している為、例えば最大８通りの演奏キー
を同時に操作しても入力指示信号に同期して対応する音
階入力コード、オクターブ入力コードをタイミング順”
位に従つて順次入力させ夫々をダイナミックシフト循環
保持することがてきるのてある。

つまり、８つの音を時分割的に制御するものである。本
システムにおける音階コード、オクターブコードは第２
表及び第３表に記されるものてある。３４は楽音波形の
１周期（サイクル）を、前記音階コードレジスタ２０、
オクターブコードレジスタ２１に循環記憶されている音
高コードに従つて夫々周期計数する周期計数レジスタで
、前述の音階コードレジスタ２０、オクターブコードレ
ジスタ２１と同様に矢印方向にシフトパルスφ。

によつて順次ダイナミックにシフトする８本のラインメ
モリを有して構成されている。この周期計数レジスタ３
４は基本的には楽音波形の１サイクルを時間的推移に伴
つて１１６ョのブロックに分割する為に各ブロックのア
ドレスに対応する計数値を記憶する４ピン目晴（第１表
に示したＲＯョ〜Ｒｌ５ョのＲｌ６ョプロツクのブロッ
クアドレスに対応する）からなるブロック計数レジスタ
３４−１と、このブロック計数歩進を指令する加算タイ
ミング信号を取り出す為に後述詳述されるブロック毎の
ステップ数制御を行なう４ビット１６１１の同期計数レ
ジスタ（ＴＣレジスタ）３４−２及びブロック計数レジ
スタ３４−１のサイクル毎に計数歩進される３ビット８
進のサイクル数レジスタ３４−３から構成されてなる。
ブロック計数レジスタ３４−１及びサイクル数レジスタ
３４−３の各出力から発生する各ラインメモリの計数内
容は後述するブロック毎の波形プログラム指定部３５を
そのまま通過し、第７図Ｂのアダー３６更には循環ゲー
トであるインヒビツトゲート３７−１〜３７一７を介し
て夫々ダイナミックに循環保持されるもので、この循環
サイクルにおいてバイナリーに計数歩進するアダー３６
は前述した加算タイミング信号発生時に１＋１ョ歩進さ
れるのである。また、ブロック計数レジスタ３４−１の
４ビット（ＲｌＪ．ｒ２ョ、Ｒ４Ｊ．ｒ８ｊウェイト）
出力（第８図ａ参照）はＲｌ６Ｊのブロックアドレスの
中の特定ブロックアドレスを検出する為のブロック状態
検出回路３８に供給され、その出力０より第８図ｂに示
した１０Ｊブロックアドレス信号が、出力１，２，３，
４より夫々第８図ｃに示した出力信号が取り出される。
その中で出力１〜４は後述詳述される音階毎のステップ
補正数を決める音階ステップマトリックス回路３９に供
給される。即ち、ブロック状態検出回路３８の出力０は
インバーテイドアンドゲート３８−１、インヒビツトゲ
ート３８−２，３８−３を順次直列に接続することによ
つてウェイトｒ１、Ｒ２ＪＮｒ４ぁＲ８Ｊが共に、“゜
０゛である〔Ｔ−閃・Ｔ−Ｓ〕の条件にてＲＯＪブロッ
クアドレス信号を、出力１はウェイトＲｌＪの出力をそ
のまま取り出し奇数ブロックアドレス信号を、出力２は
ウェイトＲｌＪが“０゛で且つウェイトＲ２Ｊが“゜１
゛である〔了・２〕の条件をとるインヒビツトゲート３
８一４によりＲ２ョ、Ｒ６ぁＲｌＯぁ１１４ョプロツク
アドレス信号を、出力３はウェイト１４ョが“１゛で且
つウェイトＲ２ぁＲｌＪが共に゜“０゛である〔４・ｎ
・了〕の条件を取る為にインヒビツトゲート３８−５，
３８−６を順次直列接続してＲ４ぅＲｌ２ョプロックア
ドレス信号を、出力４はウェイトＲ８Ｊが４′Ｆ１でウ
ェイトＲ４・ぁＲ２、ＲＬが“゜０゛である〔８・Ｔ−
暮・丁〕の条件を取る為にインヒビツトゲート３８−７
〜３８−９を順次直列接続しＲ８Ｊブロックアドレス信
号を夫夫出力するのである。一方、同期計数レジスタ（
ＴＣレジスタ）３４−２の４ビット各段の出力はアダー
４０の入力へ、このアダー４０の５ビット各段の出力は
減算器（サブトラクター）４１に接続され、更にサブト
ラクター４１の４ビット出力は循環制御ゲートであるイ
ンヒビツトゲート４２−１〜４２−４を介して夫々対応
するビット段の入力側に帰還されるようになつている。

また同期計数レジスタ３４一２の各段出力は前記したア
ダー３６に供給される加算タイミング信号を各オクター
ブに応じて出力する加算タイミング発生回路４３及びＲ
ｌｊ．ｒ２．ｊ，ｒ４ョウエイトの３ビットの出力は後
述するウェイトシフト回路４４に供給される。更に、こ
の加算タイミング発生回路４３及びウェイトシフト回路
４４には前記オクターブコードレジスタ２１から出力さ
れる２ビット出力状態により第１〜第４のオクターブ信
号０１〜０４を発生するオクターブコードデコーダ４５
の出力信号が結合される。即ち、オクターブコードデコ
ーダ４５のインバーテイドアンドゲート４５−１は第１
オクターブ信号０１を、インヒビツトゲート４５−２は
第２オクターブ信号０。を、インヒビツトゲート４５−
３は第３オクターブ信号０３を、アンドゲート４５−４
は第４オクターブ信号０４を夫々前記した第３表に示し
たコード状態を検出することによつて出力するものであ
る。オクターブ信号０１〜０３は加算タイミング発生回
路４３のアンドゲート４３−１，４３−２，４３−３に
夫々供給され、オクターブ信号０。はウェイトシフト回
路４４のアンドゲート４４−１に、オクターブ信号一０
３は入力端子４４−２と４４−３に、オクターブ信号０
４は入力端子４４−４，４４−５及び４４−６に供給さ
れる。加算タイミング発生回路４３の入力端子４３−１
には同期計数レジスタ３４−２のｒ１ョ、１２ョ、１４
ョウエイトの出力信号がオアゲート４３−４，４３−５
を介して結合され、オアゲート４３−５から出力される
Ｒ２Ｊｌ４Ｊウェイトの出力信号はアンドゲート４３−
２に、更にＲ８ョウエイトの出力信号はアンドゲート４
３−３に結合されてなる。また、これらアンドゲートの
出力はインヒビツトゲート４３−６，４３−７、インバ
ーテツドアンドゲート４３−８に夫々結合され、更にイ
ンバーテツドアンドケート４３−８にはウェイトＲ８Ｊ
の出力信号が結合されてなる。そして、これらインバー
テツドアンドゲート４３−８の出力はインヒビツトゲー
ト４３−７へ、更にインヒビツトアンドゲート４３−７
の出力はインヒビツトゲート４３−６に直列的に接続さ
れ、インヒビツトゲート４３−６の出力より前記した加
算タイミング信号を得るようになる。即ち、第９図に１
つのラインメモリでの同期計数レジスタ３４−２の計数
状態（第９図ａ）で示してある図面から理解される様に
、加算タイミング発生回路４３における出力ラインＡ，
ｂ，ｃに夫々出力された第９図ｂに示した出力信号はオ
クターブコードデコーダ４５からのオクターブ信号０１
〜０４の夫々の発生出力に同期してインヒビツトゲート
４３−６の出力ｄより第９図ｃの出力信号として取り出
されるのである。つまり、第１オクターブ信号０１では
同期計数レジスタ３４−２が１０Ｊ計数時のみ、第２オ
クターブ信号０２ではＲＯＪとＲｌＪの計数時のみ、第
３オクターブ信号０３ではＲＯョ〜Ｒ３ョの計数時のみ
、第４オクターブ信号０４ではＲＯョ〜Ｒ７ョの計数時
のみ加算タイミング発生回路４３より加算タイミング信
号として出力されるのである。そして、このように得ら
れた加算タイミング信号はアダー４０に１＋８Ｊ加算指
令信号として、またアンドゲート４６−１〜４６−４に
ゲート開放信号として供給されると共に第７図Ｂのアダ
ー３６に１＋Ｌ加算指令信号としても印加される。一方
、オクターブコードデコーダ４５から出力されるオクタ
ーブ信号０１，０．，０３，０４は前記加算タイミング
発生回路４３を通過して第７図Ｂにおける前記サブトラ
クター４１に夫々１一Ｌ．．ｒ−２ぁ１−４Ｊ．ｒ−８
Ｊの指令信号として供給される。

従つて、周期計数レジスタ３４−２→アダー４０→サブ
トラクター４１→同期計数レジスタ３４−２の循環ルー
プ内では、基本的には同期計数レジスタ３４−２から出
力される計数記憶値に対してアダー４０にて前記加算タ
イミング信号に同期して１＋８Ｊ加算され、更にその加
算”結果はオクターブ信号０１〜０４に応じた数値（オ
クターブ信号０１では１−１ぁオクターブ信号０。では
１−２Ｊ．オクターブ信号０３では１−４ぅオクターブ
信号０４では１−８Ｊ）で減算される動作が行われるの
である。そして、アダ・−４０には前記加算タイミング
信号の発生に同期して開放されるアンドゲート４６−１
〜４６−４から音階に応じたステップ補正数が前記ブロ
ック計数レジスタ３４−１のブロック計数状態に応じて
前記音階ステップマトリックス回路３９より供）給され
るのである。即ち、楽音波形の１サイクルは時間推移に
伴つてＲｌ６Ｊのブロックアドレスからなり、各ブロッ
クアドレスは基本クロックφ。の８階以上のクロック式
（基本クロック周期の８倍の周期以上）からなることに
なる。この基本クロックφ。の１発が楽音波形の１ステ
ップに相当し、結局各ブロックアドレスは８ステップ以
上ということになる。楽音波形１サイクルのＲｌ６Ｊブ
ロックアドレス中の夫々が８ステップで総計１２８ステ
ップ数とする場合が本システムにおける最高音である。
（実際には後述から解る様に本システムでは１３０ステ
ップ数を最高音（Ｃ＃７）としている）而して、最高音
のステップ数から１オクターブ下迄の間の各音階間のス
テップ数を，２ＪΣの関係になるように増やすことによ
り、順次音階に応じて長い周期となり低い音を得ること
になる。この音階に応じたステップ補正数が次に説明す
る音階ステップマトリックス回路３９に組み込まれてい
るのである。第７図Ｂの音階ステップマトリックス回路
３９には前述したブロック状態検出回路３８の出力１，
２，３，４の出力信号及び前記音階コードレジスタ２０
の４ビット出力が入力される。

そして、この音階ステップマトリックス回路３９には第
２表に示した１暗階の夫々のコード状態を検出するアン
ド機能マトリックス回路３９−１が設けられており、音
階に対応した１２の出力ライン１〜１２（図に表わされ
ているＣ音階検出ライン〜Ｃ＃音階検出ライン）が取り
出され、第１のオア機能マトリックス回路３９−２、第
２のオア機能マトリックス回路３９−３を通過してアン
ドゲート３９−４〜３９−１４に結合されている。第１
のオア機能マトリックス回路３９−２は各音階毎にＣ〜
Ｃ＃の順にＲＯ，Ｏ，ｌ，ｌ，２，２，３，４，５，５
，６，７Ｊのステップ加数を出力ラインＸｌ，Ｘ２，Ｘ
３の３本よりなるコード状態で出力するものでそのステ
ップ加数は音階毎に１１６ョプロツクの夫々に加数され
るのである。即ち、第４表に示した如くである。第２の
オア機能マトリックス回路３９−３は楽音波形の１サイ
クルの各音階に対してステップ補正加数を与える為の回
路てあり、その場合、ステ〔ノブ補正加数値を複数のブ
ロックアドレスに対してならして平均的に加えるために
ブロック状態検出回路３８から出力される１〜４の出力
を各音階に応じて選択するもので、第８図ｄに示した如
く音階に応じて“゜○゛印で示したブロックアドレスー
が選択される。

その選択信号は音階に応じた前記アンドゲート３９−４
〜３９−１４に供給されるようになる。更に、アンドゲ
ート３９−４〜３９一１４の出力はオアゲート３９−１
５〜３９−２５の直列回路に接続され、最終オアゲート
３９一２５の出力ラインＸ４から音階毎に１１ョ〜Ｒｌ
５ョのうちの選択されたブ七ツクアドレスに１＋１Ｊ補
正信号が出力される。即ち、音階ステップマトリックス
回路３９から出力されるステップ補正数は（ステップ加
数＋ステップ補正加数）である。なお、オアゲート３９
−１５の一端には“０゛信号が供給されるので、アンド
ゲート３９一４の出力が直接オアゲート３９−１５から
得られる。而して、音階ステップマトリックス回路３９
の出力ラインＸｌ，Ｘ２，Ｘ３，Ｘ４からの出力信号は
前記ブロック状態検出回路３８から出力される１０ョプ
ロツクアドレス信号の発生時以外でゲートの開かれるイ
ンヒビツトゲート４７−１〜４７一４１こ供給される。
インヒビ゛ツトゲート４７−１〜４７−３は夫々対応す
るオアゲート４８−１〜４８−３を介して夫々アンドゲ
ート４６−２〜４６−４に供給されると共にインヒビツ
トゲート４７−４の出力はアンドゲート４６−１に供給
されてなる。従つて、ＲＯＪブックアドレス信号以外で
は前記加算タイミング信号の発生に同期して１＋８ｊと
共に前記したブロックアドレス毎のステップ加数及び選
択されたブロックアドレスに対して、１＋１Ｊされるス
テップ補正加数がアダー４０に加算信号として供給され
ることになる。また、ブロック状態検出回路３８から出
力されるＲＯョプロツクアドレス信号発生時にはオアゲ
ート４８−４、アンドゲート４６−３を介して１＋２Ｊ
補正値が印加され前記加算タイミング信号の発生に同期
して１＋８Ｊ加算と共に加算されることになる。結局、
アダー４０に供給される音階によるブロックアドレス毎
の加算値は最高オクターブ（第４オクターブ信号０４）
で第１０図に示す如くになり、更に、この値が各ブロッ
クアドレス内のステップ数（基本クロック数）に対応す
るようになるもので、各音階の楽音波形の１サイクルの
ステップ数が同じく第１０図の右欄に示してある。即ち
、各音階間のステップ数力押１７の関係となつているの
である。勿論、アダー４０に供給される前述した加算タ
イミングはオクターブ信号０１〜０４に応じて異なり且
つサブトラクター４１て減算される値もオクターブ信号
０１〜０４によつて異なり、オクターブが低くなる（オ
クターブ信号０１方向）に従つて楽音波形の１サイクル
の周期が長くなるのである。而して、前記周期計数レジ
スタ３４及び音階コードレジスタ２０、オクターブコー
ドレジスタ２１は８本のラインメモリを有し、各レジス
タの矢印方向の１サイクルは８φ。

のシフトパルスで１循する為、楽音波形の制御は１循毎
にしか制御できないのが通常の考え方であるが本システ
ムによれば以下に述べるシフトメモリを用いることによ
りレジスタの１循内の任意の位置での制御が可能となる
。即ち、本システムでは第７図ｃにおける出力音発生部
側（Ｄ／Ａ変換回路の直前）に８本のラインメモリを矢
印方向に併設し、基本クロックφ。てシフト動作するシ
フトメモリ４９を設けてなる。このシフトメモリ４９は
第７図Ａに於ける前述したウェイトシフト回路４４から
出力される８ビット（ｒ１ぅＲ２．ｊ．ｌ４ョウエイト
）で表わされるコードによつて８本のラインメモリのい
ずれかがアドレス指定されるようになつており、出力側
に近いラインメモリから順にアドレスＲＯョ〜Ｒ７Ｊに
なつている。即ち、このアドレス指定により最大８φｏ
シフトタイムの遅延が可能となるのである。また、この
シフトメモリ４９のアドレスは第７図Ａの加算タイミン
グ発生回路４３から出力される加算タイミング信号が第
７図Ｃのアンドゲート５０，５１を介して供給されたと
きのみ指定されるものであり、このシフトメモリ４９に
印加されるアンドゲート５１の出力信号をイネーブル信
号と呼ぶ。第７図Ａに於けるウェイトシフト回路４４の
アンドゲート４４−１，４４−３及び４４−６には同期
計数レジスタ３４−２のウェイトｒ１ョの出力が、アン
ドゲート４４−２及び４４−５にはウェイトＲ２Ｊの出
力が、アンドゲート４４−４にはウェイトＲ４Ｊの出力
が印加され、そして、アンドゲート４４−６は出力ライ
ンＹ１へ、アンドゲート４４−３と４４−５はオアゲー
ト４４−７を介して出力ラインＹ２へ、アンドゲート４
４一４と４４−５はオアゲート４４−８及びアンドゲー
ト４４−１の出力が供給されるオアゲート４４一９を介
して出力ラインＹ４へ結合される。

即ち、この出力ラインＹｌ，Ｙ２，Ｙ４で表わされる３
ビット出力は前記シフトメモリ４９にアドレス指定コー
ドとして供給されるようになり、同期計数レジスタ３４
−２の出力はオクターブ信号０１／０４に応じて第５表
に示したアドレス指定となるのである。そして、後述詳
述されるが、この指定されたアドレスのラインメモリよ
りアダー５２からの出力値が順次φ。

パルスでシフトアップしシフトメモリ４９の出力より取
り出される。この様に、音階毎の楽音波形の１サイクル
は基準クロックφ。

を単位とするステップできざまれ、各音階で異なるステ
ップ数となるもので、その音階毎の周期作成のより理解
の為に第１１図Ａを用いて動作説明することにする。第
１１図Ａの動作は第１０図に示した最高オクターブ０４
とし音階名が゜“Ｃ゛の場合である。周期計数レジスタ
３４がＲＯＪで初期状態にある時点で加算タイミング発
生回路４３から加算タイミング信号が出力される為、ブ
ロック状態検出回路３８からのＲＯョプロツクアドレス
信号に同期してオアゲート４８−４、アンドゲート４６
−３を介して１＋２ョ補正値が１＋８ョ加算指令と共に
与えられることになり、従つてアダー４０にて（イ）＋
１０）の加算が行われる。この加算値１０はサブトラク
ター４１で４オクターブ信号０４により１−８ョ演算さ
れ、減算出力値Ｒ２ョが同期計数レジスタ３４−２に帰
還される。また、加算タイミング信号はアダー３６に１
＋Ｌ加算指令として供給されると共にイネーブル信号と
して第７図Ｃのシフトメモリ４９にも与えられる。この
時シフトメモリ４９のアドレスはＲＯＪであり直ちにシ
フトメモリ４９のラインメモリ１０Ｊから後述するアダ
ー５２の出力値が出力可能な出力タイミング状態にある
。次に８φｏシフトタイム後には同期計数レジスタ３４
−２から１２．が出力され、ブロック計数レジスタ３４
−１から１１ョが出力される（夫々第１１図Ａ（７）Ｂ
，ｅ参照）。この時点ではブロック計数レジスタ３４−
１の出力はＲｌＪであるため音階ステップマトリックス
回路３９にブロック状態検出回路３８の１出力が印加さ
れるが音階゜゜Ｃ゛ではこのマトリックス回路３９から
は出力信号は発生せず、従つてアダー４０にはステップ
補正数は与えられず、加算タイミング信号に同期して１
＋８ョ指令のみが供給されることにな．り、結局（２＋
８）の加算が行われる。更にサブトラクター４１で０−
８ョ減算され結局減算出力値Ｒ２ョが同期計数レジスタ
３４−２に帰環される。また、加算タイミング信号に同
期してアダー３６に１＋１ョ信号が供給され加算値Ｒ２
ョがブロック計数レジスタ３４−１に帰環される。更に
この加算タイミング信号は前記シフトメモリ４９にイネ
ーブル信号として印加され、同期計数レジスタ（ＴＣ）
３４−２の出力値Ｒ２ョがウェイトシフト回路４４に供
給される為、その出力Ｙ２より“゜１゛信号が取り出さ
れ第５表から解るように、シフトメモリ４９のアドレス
Ｒ２ョを指定することになる。これによつてブロックア
ドレスＲｌＪの出力タイミングは第１１図Ａのｉから解
る様に２φｏシフトタイム遅れてシフトメモリ４９から
出力される状態となる。即ち、ブロックアドレスＲＯＪ
＜１５ｒＬの間は１０ステップとなるのである。以下同
様な動作が繰り返され、音階“Ｃ゛ノでは以下のブロッ
クアドレス間は８ステップ間隔となり第１０図に示した
如き、楽音波形の１サイクルは１３０ステップ数となる
のである。また、第１１図Ｂ，Ｃには夫々同じく第４オ
クターブ信号０４での音階゛゜Ｂ゛゜“Ｃ＃゛について
の動作説明．が第１１図Ａの状態図と同様にして示して
ある。第１２図は第７図Ｃでのシフトメモリ４９及びア
ダー５２の詳細を示したもので、４９−１〜４９−８は
夫々１０ビットからなる８本のラインメモリ（４９−４
〜４９−７は図面上では省略）で、゛基本クロックφ。
でシフトする。各ラインメモリ４９−１〜４９−８の入
力側には入力制御回路４９−９〜４９−１６が設けられ
、図面中には簡略化の為に１ビットのみについてのゲー
ト回路が示されているが全てのビットが同様なゲート回
路からなつているのである。又、このシフトメモリ４９
のデコーダ４９−１７には第７図Ａのウェイトシフト回
路４４のＹｌ，Ｙ２，Ｙ３の３ビットのアドレス指定信
号が印加され、ここでＲＯョ〜Ｒ７Ｊのアドレス指定が
行われる。即ち、アドレスＲＯＪ−１７ョの順にライン
メモリ４９−１〜４９−８が対応付けられているもので
ある。而して、アドレス１０ョ〜１７ョの指定信号はイ
ネーブル信号が供給されるアンドゲート４９−１８〜４
９−２５に与えられ、その出力は入力制御回路４９−９
〜４９−１６に供給される。入力制御回路４９−９〜４
９−１６は指定されたアドレスのラインメモリから前記
アダー５２の出力を入力させ、順次出力側にシフトさせ
るものである。そしてラインメモリ４９−１の出力より
出力アダー４９−２６、ラッチ回路４９−２７を介して
Ｄ／Ａ変換回路（第１図参照）に供給するのである。又
、ラッチ回路４９−２７の出力は出力アダー４９−２６
に循環されることにより累算されるようになる。更にラ
インメモリ４９−１〜４９−８の指定されたアドレスに
対する直前のラインメモリの出力はオアゲート４９−２
８（１ビットのみを示してある）を介してアダー５２の
対応するウェイト段に印加される。次に、第７図Ａの５
３は同期セットレジスタで１ビットのラインメモリが８
本直列に接続されてなり、５４はエンベロープレジスタ
で７ビット（ＲＬ＼Ｒ２」）Ｒ４」）Ｒ８」）Ｒｌ６」
）Ｒ３２ムＲ６４」ウェイト）のラインメモリが８本矢
印方向に併設接続されて構成されているもので、いずれ
もシフトパルスφ。

に同期して順次矢印方向にシフトされる。要するに、前
記音階コードレジスタ２０、オクターブコードレジスタ
２１、周期計数レジスタ３４、同期セットレジスタ５３
、エンベロープレジスタ５４は夫々のラインメモリが対
応付けられており、即ち、音階コードレジスタ２０、オ
クターブコードレジスタ２１から出力される音階コード
に対しては、これに対応した制御出力が周期計数レジス
タ３牡同期セットレジスタ５３、エンベロープレジスタ
５４から発生される状態におか，れているのである。前
記エンベロープレジスタ５４のｒ１ョ、５４ョ、Ｒ８ョ
、１１６ョウエイトの５ビット出力によつて表わされる
５０ョ〜１３１Ｊの３２通りの計数値でもつてエンベロ
ープ係数値が指示され、Ｒ３２Ｊ．．ｒ６４ｊのウェイ
トの２ビットはエンベロープのアタック、デイケイ、リ
リース及びクリアの４つのエンベロープ状態を示すもの
である。而して、エンベロープレジスタ５４の７ビット
の各段出力はアダー５５の対応するウェイト入力端に印
加される。このアダー５５の中の前記エンベロープ制御
値を計数するアダー５５−１の各ビット出力はそのキャ
リ出力信号時に出力禁止制御するインヒビツトゲート５
６−１〜５６−５を介してエンベロープレジスタのＲｌ
．ＪＳｒ２．ＪＳｒ４ョ、Ｒ８ぁＲｌ６ョウエイトの対
応する入力側に循環される。また、アダー５５−１から
発生するキャリ出力信号はエンベロープレジスタ５４の
状態検出ウェイトＲ３２．、Ｒ６４！でＲＯＯＪのクリ
ア状態を検出するインバーテツドアンドゲート５７の出
力によつてゲート禁止されるインヒビツトゲート５５−
２を介して状態計数用のアダー５５−３のキャリ入力端
に印加される。即ち、アダー５５−３はエンベロープの
クリア状態以外ではキャリ出力信号を受け入れるのであ
る。そしてアダー５５−３の出力はエンベロープレジス
タ５４のＲ３２ぁｊものウェイト入力端にインヒビツト
ゲート５８−１，５８−２を介して循環保持されるよう
になる。また、このエンベロープレジスタ５４のＲ３２
Ｊウェイト段の入力側にオアゲート５９を介して前記し
た第７図Ａに於ける演奏キーの入力指示信号が印加され
てなり、この為入力指示信号の発生によつてエンベロー
プは直ちにアタック状態におかれるようになる。ここで
、エンベロープ状態とＲ３２ぁＲ６４Ｊのウェイトの２
ビットのコード状態との関係を第６表に示しておく。第
７図Ａに於ける前記同期セットレジスタ５３の出力はア
ンドゲート６０、インヒビツトゲート６１の一方入力端
に印加される。

アンドゲート６０の他方入力端には前記ＲＯョプロツク
アドレス信号と前記加算タイミング発生回路４３から出
力される加算タイミング信号との論理積を取るアンドゲ
ート６２の出力が供給される。また、同期セットレジス
タ５３のセットは後述詳述されるエンベロープの状態に
応じてインヒビツトゲート６３から出力されるクロック
信号（これをエンベロー・プクロツクと総称する）がオ
アゲート６４，６５を通過して入力側に印加されること
によつて行われる。尚、インヒビツトゲート６３にはエ
ンベロープレジスタ５４のオールＲＯＪ状態を検出する
インヒビツトゲート６６−１〜６５−５及びイン，バー
テツドアンドゲート６６−５の直列接続出力信号が印加
されるため、オールＲＯョ状態ではエンベロープクロッ
クはこのインヒビツトゲート６３を通過しない上うに制
御される。而して、同期セットレジスタ５３にＲＬ信号
がセットされる）と、アンドゲート６２によるＲＯＪブ
ロックの加算タイミング信号に同期してアンドゲート６
０が開放され、アダー５５への加算タイミング信号が発
生されると共にインヒビツトゲート６１の出力が禁止さ
れる為同期セットレジスタ５３には゜“０゛信号が書き
込まれセットが解除される。そして、アンドゲート６０
から出力された加算タイミング信号はアンドゲート６７
−１〜６７−５にゲート開放信号として供給され、後述
するエンベロープ用のアダー５５への加算値が供給され
るようになり、これによつてアタック、デイケイ、リリ
ース状態でのエンベロープ時間経過が推移するようにな
る。即ち、同期セットレジスタ５３はエンベロープ用の
アダー５５に印加される加算値を楽音波形の００Ｊブロ
ックアドレスに同期させるためのものである。また、同
期セットレジスタ５３の出力がＲＯョでエンベロープレ
ジスタ５４がオールＲＯョ時にはインヒビツトゲート６
８より後述するリセット信号が出力される。前記エンベ
ロープレジスタ５４のｒ１ぅＲ２ぁ１４ぁ１８．ｊ．１
１６ョウエイトの５ビット出力はウェイトシフト回路６
９のイクスクルーオアゲート６９−１〜６９−５に夫々
供給される。

第７図Ｃに於けるスイッチＳｌ，Ｓ２，Ｓ３，Ｓ４，Ｓ
５，Ｓ６はαβ別音量曲線形式指示スイッチであり、Ｓ
ｌ，Ｓ３，Ｓ５のスイッチの組はα音量曲線形式のアタ
ック（４）、デイケイ（２）、リリース（Ｒ）を夫々指
示し、Ｓ２，Ｓ４，Ｓ６のスイッチの組はβ音量曲線形
式のＡ，Ｄ，Ｒを夫々指示する。

即ち、音量曲線形式の種類は第１３図に示した通り３ケ
のスイッチで７通り指示出来るものであり、本例ではこ
の音量曲線形式を２種類同時に選ぶことができ一方をα
（スイッチＳｌ，Ｓ３，Ｓ５で選択）、他方をβ（スイ
ッチＳ２，Ｓ４，Ｓ６で選択）、として呼称するもので
ある。従つてα、β別音量曲線形式の組み合わせ指示の
種類は第１４図に示したようになる。さて、第７図Ａの
前述したブロックアドレスの波形プログラム指定部３５
は第１図乃至第３図で説明した様に、楽音波形の１周期
をＲＯＪ〜Ｒｌ５．Ｊで示す１１６Ｊのブロックアドレ
スの夫々．で、波形の立上り、立下りの微分係数値を０
＋ョ（アップ）、一（ダウン）を伴つて指示するもので
あり、更に各ブロックアドレス毎に前記したあらかじめ
指定されている音量曲線形式のαを指定するかβを指定
するかが可能となるもので、β指示一の場合にＲＬ信号
、α指示の場合に１０ョ信号出力となる。即ち、第１５
図にその指定の一例が示されているもので、各ブロック
毎に微分係数値ｒ１ョ、Ｒ２Ｊ．ｌ４Ｊ及び、１＋ョ、
１−ョの指示が成されると共にα，βの音量曲線形式の
選択を行うことが出来るようになつている。そして、波
形プログラム指定部３５の詳細は第１６図に示されるも
ので、ブロックアドレスｒ１ョ〜Ｒｌ５Ｊの夫々のブロ
ックアドレス毎に、微分係数値１１ぁＲ２ぅＲ４ョの絶
対値を指定するスイッチＡ１〜Ａｌ５、伐〜Ｂｌ５、α
／β音量曲線形式指示スイッチＣ１〜Ｃｌ５、＋／一指
示スイッチＤ１〜Ｄｌ５を設けてあり、各ブロックアド
レス毎のスイッチ群の共通ノラインには前記ブロック計
数レジスタ３４−１の計数値ＲｌＪ−１１５Ｊのブロッ
ク状態検出信号が結合されてなる。更に各ブロック毎の
微分係数値指定スイッチＡ１〜Ａｌ５、？〜Ｂｌ５はデ
コーダＥ１〜Ｅｌ５を介して夫々微分係数値ＲｌＪ．ｌ
２Ｊ．ｒ４Ｊ、の３つの指示信号として出力され、結局
各対応する指示信号同志がオアゲートを介して取り出さ
れるのである。尚ブロックアドレスＲＯＪは常に１０Ｊ
レベルに設定されるのでスイッチ指定はなく、従つてブ
ロックアドレスＲｌＪ−Ｒｌ５Ｊ迄が・指定可能となる
のである。而して、波形プログラム指定部３５でブロッ
クアドレス毎に指定された（−）指令信号は第７図Ｃに
於けるアダー５２に供給され、微分係数値ｒ１ョ、Ｒ２
Ｊ．ｒ４ョの指令信号は第７図Ｃのウェイトシフト回路
６９に、更にβ指令信号は第７図Ｂのイクスクルーシブ
オアゲート７０及び７１に与えられる。そして、このβ
指令信号は通常はイクスクルーシブオアゲート７０を通
過して、αβ別音量曲線形式制御回路７２のインヒビツ
トゲート７２−１〜７２−３及びアンドゲート７２−４
〜７２−６に印加される。従つて、アンドゲート７２−
４〜７２−６はβ指示信号Ｃ４ｒつに同期し、インヒビ
ツトゲート７２−１〜７２−３はα指示信号（゜“０゛
）に同期して、αβ別音量曲線形式指示スイッチＳ１〜
Ｓ６によつて選択指示されたα，βに応じて出力される
ことになり、インヒビツトゲート７２−１とアンドゲー
ト７２−４の出力はオアゲート７２−７に、インヒビツ
ト・ゲート７２−２とアンドゲート７２一５の出力はオ
アゲート７２−８に、インヒビツトゲート７２−３とア
ンドゲート７２−６の出力はオアゲート７２−９に接続
されてなる。オアゲート７２−７の出力はアンドゲート
７２−１０、インヒビツトゲート７２−１１，７２−１
２及びアンドゲート７２−１３に供給され、オアゲート
７２−８の出力はアンドゲート７２−１４及び前記イン
ヒビツトゲート７２−１２に、オアゲート７２−９の出
力はアンドゲート７２−１５に供給される。また、アン
ドゲート７２−１４の出力は前記インヒビツトゲート７
２−１１及びアンドゲート７２−１３に印加される。更
に、アンドゲート７２−１０とインヒビツトゲート７２
−１１はオアゲート７２−１６を介してオアゲート７２
一１７へ、インヒビツトゲート７２−１２の出力はアン
ドゲート７２−１８を介してオアゲート７２−１９へ、
アンドゲート７２−１３と７２−１５はオアゲート７２
−２０へ供給され、更にオアゲート７２−１７，７２−
１９，７２−２０は直列に接続されて結局オアゲート７
２−１７の出力として前記アンドゲート５０へ供給され
てなる。前記アンド７２−１０，７２−１４，７２−１
５，７２−１８にはエンベロープ状態検出回路７３から
の検出信号が接続されるもので、即ち、通常はインバー
テイドアンドゲート７３−１はエンベロープのＲＯＯＪ
クリア状態、インヒビツトゲート７３−２はアタック状
態、インヒビツトゲート７３一３はデイケイ状態、アン
ドゲート７３−４はリリース状態を検出し、インヒビツ
トゲート７３一２はアンドゲート７２−１０へ、インヒ
ビツトゲート７３−３はアンドゲート７２−１４，７２
一１８へ、ゲート開放信号として供給される。また、イ
ンバーテイアンドゲート７３−１は前記エンベロープレ
ジスタ５４のオール１０Ｊ状態の検出信号（※印て示し
てある第７図Ｄ参照）と共にインヒビツトゲート７３−
５に供給され、そのインヒビツトゲート７３−５の出力
は更にアンドゲート７３−４と共にオアゲート７３−６
を介してアンドゲート７２−１５にゲート開放信号とし
て供給される。従つて、αβ別音量曲線形式制御回路７
２のオアゲート７２−１６はアタック状態であつて音量
曲線形式が第１３図の４〜７の指示の場合及ひデイケイ
状態であつて第１３図の２と３の指示の場合に出力され
、アンドゲート７２−１８はデイケイ状態であつてアタ
ック指示がある場合のデイケイ指示無しである第１３図
における４の指示の場合のＲ３ｌ．Ｊ指令信号を取り出
すものである。またオアゲート７２−２０はデイケイ、
リリースの下り指示である第１３図の１，３，５，７の
場合にエンベロープ係数値を反転した補数値を指示する
信号としてとり出される。一方、オアゲート７２−１７
はアタック（４）、デイケイ（２）、リリース（Ｒ）の
スイッチ指示があつた時のみ各アタック、デイケイ、リ
リース状態で出力され、その時の前記加算タイミング信
号をシフトメモリ４９に対するイネーブル信号として出
力する。前記アンドゲート７２−１８から出力されるＲ
３し指令信号はウェイトシフト回路６９のオアゲート６
９−６〜６９−１０に供給され、オアゲート７２−２０
から出力される補数指令信号はイクスクルーシブオアゲ
ート６９−１１を介して前記したイクスクルーシブオア
ゲート６９−１〜６９−５に供給される。即ち、ウェイ
トシフト回路６９は前記１３１Ｊ指令信号、補数指令信
号が存在しない場合にはエンベロープレジスタ５４のｒ
１ぁＲ２、Ｒ４ぁ１８ぁ１１６ョウエイトであられされ
るエンベロープ係数値はイクスクルーシブオアゲート６
９−１〜６９−５を通過し、波形プログラム指定部３５
から指示されたブロックアドレス毎の微分係数値ョ、Ｒ
２Ｊ．ｒ４Ｊの指定された係数値に応じてウェイトシフ
ト（この場合は士微分係数値×エンベロープ係数値Ｅ）
が行われその乗算値がアダー５２に供給されるようにな
る。

即ち、微分係数値１１ョの指示信号はアンドゲート６９
一１２〜６９−１６の一方入力端に、Ｒ２ョの指示信号
はアンドゲート６９−１７〜６９−２１の一方入力端に
、Ｒ４Ｊの指示信号はアンドゲート６９−２２〜６９−
２６の一方入力端に供給される。そして、アンドゲート
６９−１２，６９−１１７，６９−２２の他方入力端に
はエンプロープ係数値のウェイトＲｌＪに対応した信号
が、アンドゲート６９−１３，６９−１８，６９−２３
の他方入力端にはウェイトＲ２ョに対応する信号が、ア
ンドゲート６９−１４，６９−１９，６９−２４の他方
入力端にはウェイト１４．．に対応する信号が、アンド
ゲート６９−１５，６９−２０，６９−２５の他方入力
端にはウェイトＲ８Ｊに対応する信号が、アンドゲート
６９−１６，６９−２１，６９−２６の他方入力端には
ウェイトＲｌ６．Ｊ川こ対応する信号が供給されるよう
になる。更に、アンドゲート６９−１２はアダー５２の
ウェイト１Ｌの入力側に、アンドゲート６９−１３と６
９−１７はオアゲート６９−２７を介してウェイトＲ２
Ｊの入力側に、アンドゲート６９−１４，６９−１８，
６９−２２はオアゲート６９−２８，６９−２９によつ
てウェイトＲ４Ｊの入力側に、アンドゲート６９−１５
，６９−１９，６９一２３はオアゲート６９−３０，６
９−３１によつてウェイトＲ８ョの入力側に、アンドゲ
ート６９−１６，６９−２０，６９−２４はオアゲート
６９−３２，６９−３３によつてウェイトＲｌ６Ｊの入
力側に、アンドゲート６９−２１と６９−２５はオアゲ
ート６９−３４を介してウェイト０３２ョの入力側に、
アンドゲート６９−２６はウェイトＲ６４Ｊの入力側に
結合されてなる。従つて、このウェイトシフト回路６９
は微分係数値ｒ１ぅＲ２ｊ，ｌ４ョに応じて第１７図に
示した乗算値を得るようになるのである。而して、αβ
別音量曲線形式制御回路７２から出力されるＲ３Ｌ指令
信号がオアゲート６９−６〜６９−１０に供給された場
合にはエンベロープレジスタ５４の出力に関係なくエン
ベロープ係数値はＲ３ｌＪに強いられるようになる。ま
た、補数指令がイクスクルーシブオアゲート６９−１１
に供給されるとエンベロープレジスタ５４の５ビットで
表わされるエンベロープ係数値は反転され、第１７図に
示した乗算値は逆の計数値となるものである。従つて、
第１図乃至第４図で示した楊合と異なる点は第１５図か
ら解るように各ブロックアドレス毎の乗算はα，β別に
指示された音量曲線形式に従うことであり、結局、士微
分係数値Ｘエンベロープ係数値Ｅ（但し、Ｅはα音量曲
線形式に従う場合にはＥα、β音量曲線形式に従う場合
にはＥβとなる）となることである。

この様にしてアダー５２に入力された乗算値はシフトメ
モリ４９に供給される。第７図Ｂにおいて、スイッチＳ
ｌＯ，Ｓｌｌ，Ｓｌ。

はαβ別周期モード指定を指示するもので、各スイッチ
ＳｌＯ，Ｓｌｌ，Ｓｌ２は周期（デューティと呼ぶ制。
御回路７４に供給され、この３つのスイッチのオン、オ
フ状態でアンド機能マトリックス回路７４一１より８通
りのＲＯョ〜Ｒ７ョの数字で示されるモード指定信号が
出力ラインから取り出され、その出力ラインは、オア機
能マトリックス回路７４−２に入力される。一方、第７
図Ａに示した波形の１周期毎に計数歩進されるサイクル
数レジスタ３４−３の３ビット（Ｒｌ６Ｊ，．ｒ３２Ｊ
Ｎｒ６４ョウエイト）出力もこのデューティ制御回路７
４に供給されるのであり、サイクル数計数状態に応じて
インバーテイドアンドゲート７４−３からは第１８図ｂ
の出力状態が、オアゲート７４−４からはアンドゲート
７４−５，インヒビツトゲート７４−６及び前記インバ
ーテイドアンドゲート７４−３の状態により〔Ｅ−？十
托・３２！巾の条件である第１８図ｃの出力状態が得ら
れる。そして、第１８図ａに示したサイクル数レジスタ
３４−３の〔１６〕の信号はインヒビツトゲート７４−
７及びノ７４−８に供給され、前記インバーデツドアン
ドゲート７４−３の出力はアンドゲート７４−９と７４
−１０に供給され、オアゲート７４−４の出力はアンド
ゲート７４−１１と７４−１２に供給されてなる。ここ
で、デューティとサイクル計数状態との基本的な関係に
ついて述べると、これは第１９図に示される様になる。

即ち、ＲＯＪで示されるのは波形出力がないサイクルを
、ＲｌＪは波形出力有のサイクルを示している。デュー
ティｒ１ぁＲｌｌ・２ョ、。１１４ョは夫々毎回、゛゜
１゛サイクル毎、゜゜２゛サイクル毎、゛゜４゛サイク
ル毎に波形出力をとりだす。

デューティＲｌｌ３ョは“゜４゛と“５゛のサイクル計
数は行わずに直ちに゜“６゛サイクル状態に設定するこ
とによつて得られる。即ち、前記α，β別周期モード指
定スイッチＳｌＯ，Ｓｌｌ，Ｓｌ２の３ビットの組み合
わせにより指定されるＲＯョ〜Ｒ７ョの数字で対応付け
るモードのうち１６ョ及びＲ７ョのモード指定の場合オ
ア機能マトリックス回路７４−２からの出力Ｋ１出力信
号が発生し、アダー３６のウェイトＲ６４Ｊの出力信号
と共にアンドゲート７４−１３に供給される。その出力
信号をオアゲート７４−１４を介してサイクル数レジス
タ３４−３のウェイト１３２Ｊに供給し、“゜４゛、゜
“５゛のサイクル状態を飛ばすのである。また、オア機
能マトリックス回路７４−２のＫ２出力はオアゲート７
４−１５へ、Ｋ３出力はオアゲート７４−１６へ、Ｋ４
出力はインヒビツトゲート７４−７を介してオアゲート
７４−１５へ、現出力はインヒビツトゲート７４−８を
介してオアゲート７４−１６へ、Ｋ６出力はアンドゲー
ト７４−９を介してオアゲート７４−１７へ、Ｋ７出力
はアンドゲート７４−１０を介してオアゲート７４−１
８へ、Ｋ８出力はアンドゲート７４−１１を介してオア
ゲート７４−１９へ、Ｋ９出力はアンドゲート７４−１
２を介してオアゲート７４−２０へ接続され、更にオア
ゲート７４−１５，７４−１７，７４−１９は直列接続
されて出力Ｘ１（α）を、オアゲート７４−１６，７４
−１８，７４−２０は直列接続されて出力Ｘ２（β）を
取り出すのである。従つて、出力Ｘ１（α）、Ｘ２（β
）に発生する出力信号はαβ別周期モード指定の数字Ｒ
ＯＪ−Ｒ７ョに対応して第２０図に示したようになる。
更に、出力Ｘ１（α）、Ｘ２（β）は夫々インヒビツト
ゲート７５、アンドゲート７６に供給され、通常はイク
スクーシブオアゲート７１よりα／β指示信号に同期し
てα指示信号（“０゛）ではインヒビツトゲート７５が
、β指示信号（“゜１゛）ではアンドゲート７６が開か
れ、それら出力は更に後述詳述されるインヒビツトゲー
ト７７，７８を介してオアゲート７９から出力され第７
図ｃのアンドゲート５１に供給される。ここで、スイッ
チＲ１はイクスクルーシブオアゲート７１に接続されて
おり、操作によつて波形プログラム指定部３５から出力
されるブロックアドレス毎のα／β指示信号を反転する
為に設けられており、従つてアンドゲート７６はα指示
信号に、インヒビツトゲート７５はβ指示信号に同期し
て出力されるようになる為、出力Ｘ１がβ、出力Ｘ２が
αのデューティとなる。

スイッチＲ２は後述するＰ信号及びその反転信号Ｆが夫
々供給されるインヒビツトゲート８０，８１に接続され
、αβを分離するか非分離かの指示を行うもので、操作
時にはインヒビツトゲート８０，８１からは出力は得ら
れず、従つてインヒビツトゲート７７，７８からは夫々
のモード指定によるα，β別のデューティを表わすＸ１
（α）、Ｘ２Ｂ（β）（但しスイッチＲ１の時にはＸ１
（β）、Ｘ２（α）となる）信号が取り出される。スイ
ッチＲ２の非操作てはインヒビツトゲート８０，８１か
らは夫々Ｐ信号、Ｆ信号（但し、後述するが重奏指示の
ときのみ発生する）が出力され、前記各レジスタの偶数
ラインメモリはαで、奇数ラインメモリはβで指示され
るようになり、これを一覧表で解り易すく示したのが第
２１図である。尚、この場合スイッチＲ２、及び次に説
明するＲ３のスイッチ指定は成されていない場合につい
て示してある。又、スイッチＲ２による非分離指示は重
奏のときのみ有効となるものである。スイッチＲ３はイ
クスクルーシブオアゲート７０に接続され、これが操作
された場合には波形プログラム指定部３５でブロック毎
に指定されたα／β指示信号は反転されるようになる。
即ち第２１図に示した表においてα／βの関係は全て逆
になる。この様にαβ別周期モード指定によりオクター
ブ操作を行うことが出来、楽音波形のデューティが変化
し音色もオクターブ毎に異ならせることが出来るのて効
果的な機能となる。

また、第２１図のα／β非分離動作を参照するに、モー
ド指定１６Ｊの場合はα：βは１：１５の周期となりβ
はαに対して完全４度低い音となり、モード指定Ｒ７ョ
の場合はβはαに対して周期が２倍となるが、βの波形
はαの周期の２１皓と２倍の合成と考えられ、βはαに
対して完全５度高い成分とオクターブ低い成分の音とな
る。第７図Ｄに於いて、スイッチＴ１は通常のトレモロ
（トレモロ平と呼ぶ）指示スイッチであり、Ｔ２は操作
中のみトレモロがかかるタツチトレモ口指示スイッチで
あり、タツチトレモロを指示する場合にはトレモロ平指
示スイッチを開放しておくのである。

スイッチＴ３，Ｔ４，Ｔ５はトレモロの深さ（振幅値と
呼ぶ）を指示するスイッチであり順に最大ＲｌＪ（１０
０％の深さ）、１１１２ｊ（５０％の深さ）、１１１４
ｊ（２５％の深さ）を指定できる。スイッチＴ１若しく
はＴ２の指定信号はオアゲート８２を介してアンドゲー
ト８３−１〜８３−３に供給される為、指定された振幅
値の出力指示信号が取りｌ出されトレモロ制御回路８４
に供給される。而して、アンドゲート８３−１〜８３−
３はオアゲート８４−１若しくは８４−２を介してアン
ドゲート８４−３，８４−４に与えられる。また、アン
ドゲート８３−２の出力はエンベロープレジスタ５４の
Ｒ６４ｊウェイト出力が結合されるアンドゲート８４−
５を介してオアゲート８４−６、アンドゲート８４−７
に供給される。従つてデイケイ状態及びリリース状態で
はエンベロープレジスタ５４のウェイトＲｌ６Ｊは常に
“１゛となる。更川こ、リリース状態を検出するアンド
ゲート８４一８の出力は前記アンドゲート８４−２に与
えられており、その出力は後述するマンドリン指定以外
で開放可能なインヒビツトゲート８４−９を介してオア
ゲート８４−１０より出力信号として取り出される、イ
ンヒビツトゲート８４−７はリリース状態では開かれず
、インヒビツトゲート８４一１１が開放可能となる。一
方、トレモロ指示ではエンベロープレジスタ５４のＲ６
４Ｊウェイトの出力が前記アンドゲート８４−４に供給
され、その出力はオアゲート８４−１２を介してエンベ
ロープレジスタ５４のＪＬウェイトに常にＲｌＪ信号を
供給するため、ＲＯＯョのクリア状態にはならず、デイ
ケイ状態とリリース状態の繰り返しとなる。アンドゲー
ト８３−３の出力はエンベロープレジスタ５４のウェイ
トＲ６４Ｊの出力が与えられアンドゲート８４−１３を
介してオアゲート８４−１４，８４−１５に与えられる
と共にインヒビツトゲート８４−１６にも供給される。
このインヒビツトゲート８４−１６は前記インヒビツト
ゲート８４−７と同様にリリース状態では開かれず、こ
の状態ではインヒビツトゲート８４−１７，８４−８が
開放可能となる。また、エンベロープレジスタ５４のウ
ェイト１３２Ｊの出力は後述するトレモロ撥指示スイッ
チＴ６のときにのみ有効なアンドゲート８４−１９が結
合されるインヒビツトゲート８４−２０を介して、更に
インヒビツトゲート８４−２１に与えられる。即ち、イ
ンヒビツトゲート８４−２１にはアンドゲート８４一４
からのゲート出力禁止信号が印加されている為、トレモ
ロ指示では開かれず常に゛０゛出力となる。従つて、エ
ンベロープ状態検出回路７３はインヒビツトゲート７３
−３のデイケイ状態の出力信号しか取り出されない。即
ち、トレモロ指示スイッチＴｌ，Ｔ２においては、エン
ベロープレジスタ５４のエンベロープ係数値は音量曲線
形式（第１３図参照）に応じて、振幅値１１Ｌ１１２、
１１４の深さ指示によつて第２２図から第２４図に示し
た如く例となる。尚、第１３図に於ける音量曲線形式の
１，４，５についてはトレモロはかからないのである。
Ｔ６はトレモロ撥指示スイッチであり、これが操作され
るとアンドゲート８４−１９からはリリース状態で且つ
エンベロープレジスタ５４がＲｌ６Ｊ以上になる条件で
出力されるインヒビツトゲート８４−２２の出力信号が
通過するよ−うになる。更にエンベロープレジスタ５４
の０００．Ｊのクリア状態が状態検出回路７３のインパ
ーテイドアンドゲート７３−１で検出されると、インヒ
ビツトゲート７３−５、オアゲート７３一６を介してア
ンドゲート７２−１５にリリース指示信号として出力さ
れるのである。従つて、リリース状態での前半は後述す
るデイケイクロツク信号で動作し、結局第２５図Ａ，Ｂ
に示した如く（但し、トレモロ深さ１ハ指定の場合）音
量曲線形式に応じた撥弦音的なトレモロとなり、効果的
な機能となるのである。タツチトレモロ指示スイッチＴ
２はトレモロ平指示スイッチＴ１をあらかじめオフ状態
にしておｊいたときに有効で、操作中のみにトレモロ効
果を得るのである。

エンベロープレジスタ５４のＲ３２Ｊ．．ｒ６４Ｊウェ
イト段の出力状態により、インヒビツトゲート８５でア
タック状態検出信号ａを、インヒビツトゲート８６によ
りデイケイ状態検出信号ｄを、アンドゲート８７とイン
ヒビツトゲート８８の直列回路によりリリース検出信号
γを、前記したインバーテツドゲート６６−６の出力に
よりハイリリース検出信号［相］を、アンドゲート８９
と９０の直列”回路によりスローリリース検出信号５を
取り出すようにする。

また、９１はハイリリース指定の同期セットレジスタで
あり、１ビットのラインメモリを８本有し、シフトパル
スφ。でシフト動作をする。而して、ハイリリース（５
）は演奏キーのオフ時（特にオルガン音のような定常音
指定の時）のクリック音防止の為の比較的速い減衰を意
味するものである。その為の後述する６セット信号が出
力されるとその信号は、オアゲート９２を介して入力指
示信号が無い時に開かれるインヒビツトゲート９３及び
第７図Ａに於けるアンドゲート６２の反転信号で開かれ
るインヒビツトゲート９４を介してハイリリース同期セ
ットレジスタ９１に入力される。インヒビツトゲート９
３の出力信号はアンドゲート６２の出力信号σ０ョプロ
ツクアドレス信号発生時の加算タイミング）に同期して
アンドゲート９５、エンベロープ状態のＲＯＯＪ以外の
状態でゲートが開かれるインヒビツトゲート９６、オア
ゲート６４及びオアゲート６５を介して前記したエンベ
ロープクロック用の同期セットレジスタ５３に入カセッ
トしてハイリリース動作を行わせるようになる。以上で
は本システムの心臓部となる構成について説明した。

次に第７図Ａ，Ｂ，Ｃ，Ｄの回路構成を制御するタイミ
ング関係、エンベロープ制御用の各種クロック信号、重
奏制御信号、演奏キー群、キー入力制御等について、第
２６図の図面接続状態にある第２７図Ａ，Ｂの回路構成
図を用いて説明する。原クロック発生器１００から出力
される基本クロック信号φ。

（例えば２７２５１０Ｈｚ）は第７図Ａ及びＤのレジス
タ２０，２１，３４，５３，５４を構成している８本の
ラインメモリの１循に相当する計数を行うラインカウン
タ１０１に供給される。このラインカウンタ１０１は３
ビットで８進のバイナリ計数動作を行うもので、各ビッ
ト段の出力（第２８図ａ参照）は制御タイミング発生回
路１０２に供給されてなる。この制御タイミング発生回
路１０２には重奏指示スイッチＷからのＷ１（非重奏指
示）、Ｗ２（２重奏指示）、Ｗ３（４重奏指示）の接点
位置での各指示信号が供給されており、従つて出力ａに
はインヒビツトゲート１０２−１、インバーテイドアン
ドゲート１０２−２を介して第２８図ｂに示した出力信
号が、非重奏指示ではオアゲート１０２−３，１０２−
４を介して出力ｂにｒ１ョ信号及びオアゲート１０２一
５，１０２−６を介して出力ｃに１１Ｊ信号が出力され
る。また、２重奏指示ではアンドゲート１０２−７、オ
アゲート１０２−３，１０２−４を介して出力ｂに第２
８図Ｃに示した出力信号が、更にインヒビツトゲート１
０２−８、オアゲート１０２−９、オアゲート１０−５
，１０２−６を介して出力ｃに第２８図Ｃに示した出力
信号が得られる。４重奏指示ではアンドゲート１０２−
１０，１０２−１１オアゲート１０２−４を介して出力
ｂより第２８図ｄに示した出力信号が、またインヒビツ
トゲート１０２−１２，１０２−１３、オアゲート１０
２−６を介して出力ｃより第２８図ｄに示した出力信号
が発生する。

重奏指示スイッチＷの接点Ｗ４の８重奏指示信号、４重
奏指示信号、２重奏指示信号及び前記ラインカウンタ１
０１の各ビット段出力は重奏タイミング信号発生回路１
０３に供給される。而して、オアゲート１０３−１から
は４重奏指示信号若しくは８重奏指示信号が、オアゲー
ト１０３−２からは重奏有（２，４，８重奏のいずれの
指示でも出力される）信号が出力される。このオアゲー
ト１０３−２の重奏有信号はアンドゲート１０３−３、
インヒビツトゲート１０３−４に供給される為、ライン
カウンタ１０１のウェイトＲｌＪの出力信号が第２８図
ｅに示した如くのＰ信号、Ｆ信号として夫々のゲートよ
り出力され、第７図Ｃのインヒビツトゲート８０，８１
に印加されることになる。また、オアゲート１０３−２
から出力される重奏有信号はアンドゲート１０３−５に
供給される為、その出力よりラインカウンタ１０１のウ
ェイトＲｌＪの出力信号が取り出され、オアゲート１０
４を介してョ指令信号として出力される。また、オアゲ
ート１０３−１の出力はアンドゲート１０３−６に供給
される為ラインカウンタ１０１のウェイトＲ２Ｊからの
出力信号が出力され、オアゲート１０３−７を介してオ
アゲート１０３一８に供給される。また、２重奏指示信
号はインヒビツトゲート１０３−９に供給されその出力
からラインカウンタ１０１の反転信号が取り出されオア
ゲート１０７を介してオアゲート１０３−８に印加され
る。更に、オアゲート１０３−２から出力される重奏有
信号はオアゲート１０３−１０を介して反転出力信号と
してオアゲート１０３−８に印加される。また、このオ
アゲート１０３−１０にはビブラート指定スイッチＢの
操作信号が印加される。即ち、オアゲート１０３−８の
出力はオアゲート１０５を介して２重奏、４重奏指示に
よつて第２８図Ｂ（７）Ｇ，ｉに示した出力信号を出力
することになる。又、８重奏指示信号がアンドゲート１
０３−１１に供給されるとラインカウンタ１０１のウェ
イトＲ４Ｊの出力信号がこのアンドゲート１０３−１１
より出力され、オアゲート１０６を介して第２８図Ｂ（
７）ｋに示した信号として出力される。従つて第２８図
Ｂ（７）Ｆ，ｇに示したタイミング信号は２重奏指定の
時に夫々オアゲート１０４，１０５から出力され、第２
８図ＢのＨ，ｉに示したタイミング信号は４重奏指定の
時に夫々オアゲート１０４，１０５から出力され、更に
第２８図Ｂ（７）Ｊ，ｋ，ｌに示したタイミング信号は
８重奏指定の時に夫々オアゲート１０４〜１０６から出
力され、第７図Ａに示したアンドゲート９７−１〜９７
−３に印加され、ＲＯＪプロノックアドレス信号に同期
して追加加数値としてアダー４０に供給されるようにな
る。即ち、重奏指示での前記追加加数値は各ラインメモ
リに周波数微差を付ける為に用いられるのてある。前記
制御タイミング発生回路１０２から出力される前記出力
Ａ，ｂ，ｃのタイミング信号は入力制御回路１０７に供
給されると共に出力ａからのタイミング信号は第２７図
Ｂのオクターブカウンタ１０８にも供給される。

即ち、このオクタ−カウンタ１０８は８φｏの８ライン
タイム毎に計数歩進される３ビット８進のバイナリカウ
ンタであり、その中の下位２ビット（ウェイトｒ１ョ、
Ｒ２Ｊが４オクターブのコード状態として第７図Ａのオ
クターブ入力コードとなる（第２９図Ａのａ参照）。こ
のオクターブカウンタ１０８の３ビットの各段出力は同
期信号発生回路１０９に供給されると共にデコーダ１１
０にも与えられる。而して、この３ビットのオールＲＯ
Ｊ計数状態がインバーテイドアンドゲート１０９−１、
インヒビツトゲート１０９−２によつて検出され、検出
出力ｄとして第２９図Ａのｂに示したタイミング信号が
取り出され、音階カウンタ１１０に計数歩進信号として
印加される。この音階カウンタ１１１は下位２ビットが
３進のバイナリ計数器としてなり、そのキャリでもつて
上位置ビットの２進の計数器を動作させるものである（
第２９図Ａ（７）ｃ参照）。尚、実際にはカウンタ１０
８の最上位ビットとの組み合わせの４ビットで音階カウ
ンタを構成しており、従つてこの４ビット出力が第７図
Ａの音階入力コードとなるのである。このカウンタ１１
１は同期信号発生回路１０９に供給されると共にデコー
ダ１１２にも印加される。デコーダ１１０の出力１〜８
の８出力からは第２９図Ｂ（７）ｄに示した如くの異な
るタイミング信号が出力され演奏キー群１１３の８本の
縦ラインに印加される。この演奏キー群１１３は４８個
の演奏キーがマトリックス状に配置され、６本の出力ラ
インがキー操作タイミング検出回路１１４のアンドゲー
ト１１４−１〜１１４−６に夫夫供給されるようになる
。このアンドゲート１１４−１〜１１４−６にはデコー
ダ１１２の出力Ａ−Ｆから発生する異なる６ケのタイミ
ング信号（第２９図Ｂ（７）ｅ参照）が夫々順に結合さ
れている。而して、アンドゲート１１４−１〜１１４−
６の出力はオアゲート１１４−７〜１１４−１１の直列
回路によつてその出力より４８個の演奏キーのうちの操
作された対応するキー入力タイミング信号が取り出され
、入力制御回路１０７のキー入力Ｆ／ＦｌＯ７−１に入
力される。同期信号発生回路１０９から出力されるタイ
ミング信号はカウンタ１０８，１１１の計数状態に応じ
て検出するようになり、出力ｅからは第２９図Ｂ（７）
ｆに示すタイミング信号がインヒビツトゲート１０９−
３〜１０９−５を用いて検出され、出力ｆからは第２９
図Ｂ（７）ｇに示すタイミング信号がインバーテイトア
ンドゲート１０９−１、インヒビツトゲート１０９−２
，１０９−６，１０９−７，１０９−８を用いて検出さ
れる。

更に出力ｇからは第２９図Ｂ（７）ｈに示すタイミング
信号がアンドゲート１０９−９、インヒビツトゲート１
０９−１０，１０９−１１を用いて検出され、出力ｈか
らはカウンタ１１１のＳ４の出力信号が、出力１からは
第２９図Ｂ（７）ｉに示すタイミング信号がインヒビツ
トゲート１０９−１２を用いて検出され、出力ｊからは
第２９図Ｂ（７）ｊに示すタイミング信号がアンドゲー
ト１０９−１３、インヒビツトゲート１０９−１４を用
いて検出され夫々出力されるのである。各種クロック時
間発生回路１１５のシフトレジスタ１１５−１は２４ビ
ットでダイナミックに動作するもので前記制御タイミン
グ発生回路１０２の出力ａからの８ラインタイム毎のク
ロック！号によつてシフトされる。

従つて、このシフトレジスタ１１５−１の１循は前記カ
ウンタ１０８の８進とカウンタ１１１の３進との計２Ｂ
に同期するのである。このシフトレジスタ１１５−１は
８ビット単位に第１計数部、第２計数部、第３計数部の
独立した計数部を有しており、第１計数部及び第２計数
部はビブラート及びエンベロープのタイムクロック信号
の発生の為に使用され、第３計数部は後述する新キー有
時の所定時間のタイム計数に使用される。基本的には第
１計数部は同期信号発生回路１０９の出力１のタイミン
グ信号（第２９図Ｂ参照）で動作する８ビットのバイナ
リカウンタであり、第２計数部は出力ｈからのタイミン
グ信号て動作する下２ビットが３進カウントをする８ビ
ットのバイナリカウンタ、第３計数部は出力ｅからのタ
イミング信号で動作する８ビットのバイナリカウンタで
ある。而して、このシフトレジスタ１１５−１の出力ｄ
１からの出力信号はオアゲートを介してアダー１１５−
３に供給され、更にその出力はシフトレジスタ１１５−
１の入力側に循環されるようになる。また、アダー１１
５−３からのキャリ信号はキャリＦ／ＦｌＯ７−２を介
してインヒビツトゲート１１５−４に印加される。この
インヒビツトゲート１１５−４は前記同期信号発生回路
１０９の出力１のタイミング信号発生時に出力禁止され
るようになるもので、その出力はオアゲート１１５−５
を介してアダー１１５−３に印加される。また、前記出
力１のタイミング信号はインヒビツトゲート１１５−６
を介してオアゲート１１５−５にも入力される。シフト
レジスタ１１５−１の出力ｙはインバーテイドアンドゲ
ート１１５−７、インヒビツトゲート１１５−８に、出
力山はインヒビツトゲート１１５−９及びアンドゲート
１１５−１０に、出力Ｄ４はインヒビツトゲート１１５
−１１及びアンドゲート１１５−１２に、出力屯はイン
ヒビツトゲート１１５−１３及びアンドゲート１１５−
１４に、出力屯はインヒビツトゲート１１５−１５及び
アンドゲート１１−１６に、出力Ｄ７はアンドゲート１
１５−１７に印加される。また、インバーテイトアンド
ゲート１１５−７、インヒビツトゲート１１５−９，１
１５−１１，１１５−１３，１１５−１５には夫夫順に
前段のアンドゲート１１５−１０，１１５−１２，１１
５−１４，１１５−１６，１１５−１７が印加され、各
アンドゲートの出力はワンショットのクロック（８φｏ
タイム幅）として取り出されるのである。また、インヒ
ビツトゲート１１５−８には出力ｄ１が印加され、その
出力はアンドゲート１１５−１８に供給される。このア
ンドゲート１１５−１８には前記同期信号発生回路１０
９の出力ｊのタイミング信号が印加され、オアゲート１
１５−２を介してアダー１１５−３に印加される。即ち
、第２計数部の下２ビットの３進カウントの制御を行う
のである。シフトレジスタ１１５−１の出力ｄ１はアン
ドゲート１１５−１９に、アンドゲート１１５−１４の
出力はアンドゲート１１５−２０に印加され、それら出
力は前記同期信号発生回路１０９の出力ｇのタイミング
信号に同期してチヤタリング防止用の時間を決める為の
フリップフロップ１１５−２１（ディレィ無し）に夫々
リセット、セット信号として供給される。さて、１１６
はビブラートクロツク選択回路でありアンドゲート１１
６−１にはアンドゲート１１５−１０からのタイムクロ
ック信号が、アンドゲート１１６−２にはアンドゲート
１１５−１２からのタイムクロック信号が結合され、そ
れらアンドゲート１１６−１，１１６−２の出力はオア
ゲート１１６−３を介してアンドゲート１１６−４、イ
ンヒビツトゲート１１６−５に結合される。

更に、インヒビツトゲート１１６−５の出力は前記同期
信号発生回路１０９の出力ｆのタイミング信号が印加さ
れるアンドゲート１１６−６に、アンドゲート１１６−
４の出力は前記出力ｇ・のタイミング信号が印加される
アンドゲート１１６−７に供給され、それらアンドゲー
ト１１６−６，１１６−７の出力はオアゲート１１６−
８を介してビブラートクロツク信号φＢとして出力され
る。即ち、このビブラートクロツク信号φ８はビブラー
トクロツク選択スイッチＳＡ，ＳＢの選択指定によつて
異なるタイムクロック信号となるのである。ＳＡスイッ
チは第３０図から解るようにシフトレジスタ１１５−１
の第１の計数部で決まるタイムクロック信号を取り出す
のか、第２の計数部で決まるタイムクロック信号を取り
出すのかを指定するものである。而して、ビブラートク
ロツク信号φ８は第２７図Ａに於ける８進のバイナリの
カウンタ１１７に計数歩進信号として印加される。この
カウンタ１１７は各出力段から第３１図ａの信号を発生
し、ビブラート制御回路１１８に印加される。そして、
この計数状態により、出力ｅ１には第３１図ｂに示すタ
イミング信号がインヒビツトゲート１１８−１、アンド
ゲート１１８一２によつて検出され、出力Ｅ２には第３
１図ｃに示すタイミング信号がインヒビツトゲート１１
８−３、アンドゲート１１８−４によつて検出され、出
力Ｅ３には第３１図ｄに示すタイミング信号がアンドゲ
ート１１８−５，１１８−６によつて検出され、出力Ｅ
４には第３１図ｅに示すタイミング信号がインバーテイ
ドアンドゲート１１８一７、アンドゲート１１−８によ
つて検出され、出力Ｅ５には第３１図ｆに示すタイミン
グ信号がインヒビツトゲート１１８−９によつて検出さ
れ、更に出力Ｅ６には第３１図ｇに示すタイミング信号
がインヒビツトゲート１１８−１０によつて検出される
。結局出力Ｅ７では第３１図ｈに示すタイミング信号が
出力Ｅｌ，ｅ２，ｅ６のオアをとるオアゲート１１８−
１０，１１８−１１の直列回路につて検出され、出力Ｅ
８では第３１図１に示すタイミング信号が出力Ｅｌ，ｅ
２，ｅ５の論理和をとるオアゲート１１８−１８，１１
８−１４の直列回路によつて検出されるようになる。従
つて、出力Ｅ７，ｅ８，ｅ４のタイミング信号はビブラ
ート指定スイッチＢの操作指定時にアンドゲート１１８
−１５〜１１８−１７、オアゲート１７４〜１０５を介
して第７図ＡにおけるＲＯＪブロック信号が供給される
アンドゲート９７−１〜９７−３に出力されるのである
。即ち、ビブラート指示時にはカウンタ１１７のカウン
ト値に従つてΔＰｌ，ΔＰ２，ΔＰ４が出力される。１
１９は第７図Ｄのインヒビツトゲート６３に印加される
エンベロープクロックを選択するエンベクロツクセレク
ト回路である。ＲＡ，ＲＢはリリース状態てのタイムク
ロック信号を選択するスイッチ、ＤＡ，ＤＢはデイケイ
状態でのタイムクロック信号を選択するスイッチ、ＲＯ
はスローリースクロツク信号の選択スイッチであり、ま
た０Ａはオルガン音的定常者エンベロープ指定スイッチ
である。前記アンドゲート１１５−１２から出力される
タイムクロック信号はアンドゲート１１９−１〜１１９
−３へ、アンドゲート１１５一１４から出力されるタイ
ムクロック信号はアンドケート１１９−４〜１１９−６
へ、アンドゲート１１５−１６から出力されるタイムク
ロック信号はアンドゲート１１９−７〜１１９−９へ、
アンドゲート１１５−１７から出力されるタイムクロッ
ク信号はアンドゲート１１９−１０，１１９一１１へ印
加される。更に、アンドゲート１１９−１，１１９−４
，１１９−７，１１９−１０の夫々にはＲＢスイッチの
選択接点出力が印加され、それらアンドゲートの出力は
オアをとるオアゲート１１８−１２〜１１９−１４の直
列回路に供給されその出力はアンドゲート１１９−１５
、インヒビツトゲート１１９−１６に結合される。前記
同期信号発生回路１０９の出力ｆのタイミング信号はア
ンドゲート１１９−１７〜１１９−１９へ、出力ｇのタ
イミング信号はアンドゲート１１９−２０〜１１９−２
２に印加される。前記アンドゲート１１９−１５、イン
ヒビツトゲート１１９−１６は夫々アンドゲート１１９
−２０，１１９−１７に与えられ、その出力はオアゲー
ト１１−２３を介して第７図Ｄのリリース状態検出信号
が印加されるアンドゲート１１９−２４を介しでリリー
スクロック信号φＲとして出力するのである。ＲＡスイ
ッチは第３０図から解るようにシフトレジスタ１１５−
１の第１の計数部で決まるタイムクロック信号を取り出
すのか、第２の計数部で決まるタイムクロック信号を取
り出すかを指定するものである。アンドゲート１１９−
２，１１９−５，１１９−８の夫々にはＤＢスイッチの
選択接点出力が印加され、それらアンドゲートの出力は
オアをとるオアゲート１１９−２５，１１９−２６の直
列回路に供給されその出力はアンドゲート１１９−２７
、インヒビツトゲート１１９−２８の夫々に供給される
。更に、このアンドゲート１１９−２７、インヒビツト
ゲート１１９−２８の出力は夫々アンドゲート１１９−
２１，１１９−１８、オアゲート１１９−２９を介して
アンドゲート１１９−３０に供給され、第７図Ｄのデイ
ケイ状態検出信号時にデイケイクロツク信号を出力する
ようになる。次に、アンドゲート１１９−６，１１９−
９，１１９−１１の夫々にはスイッチＲＯの選択接点出
力が印加され、それらアンドゲートの出力はオアをとる
オアゲート１１９−３１，１１９−３２の直列回路に供
給されその出力は第７図Ｄから供給されるスローリリー
ス状態検出信号の発生時にアンドゲート１１９−３３，
１１９−１９を介してスローリリースクロツク信号φＳ
ｒを取り出す。アンドゲート１１９−３はオアゲート１
１９−３７を介して第７図Ｄから供給されるハイリリー
ス状態検出信号、若しくはアタック状態検出信号の発生
時に出力され、アンドゲート１１９−２２よりハイリリ
ースクロックｊ信号φＨｒ若しくはアタッククロック信
号φ９として出力される。而して、アンドゲート１１９
−２４から出力されるリリースクロック信号φＲ１アン
ドゲート１１９−３０から出力されるデイケイクロツク
信号φ。、アンドゲート１１９−１９か・ら出力される
スローリリースクロツク信号φ５，、アンドゲート１１
９−２２から出力されるハイリリースクロック信号φ７
の夫々のタイムクロック信号はオアゲート群１１９−３
４，１１９−３５，１１９−３６の直列回路の出力より
エンベロ）−プクロツク信号として第７図Ｄのインヒビ
ツトゲート６３に供給される。１２０はアタック状態、
デイケイ状態、リリース状態、スローリリース状態、ハ
イリリース状態で第７図Ｃのエンベロープ用のアダー５
５に供給される加算値指定回路であり、エンベロープ係
数値を指定された加算値だけ１＋ぁ。

−ョすることによつて時間経過に伴うエンベロープの立
上り、立下り時間を急速制御出来るようにするのである
。即ち、Ａａスイッチは５接点の選択スイッチであり、
各接点出力はアタック状態検出信号が印加されるアンド
ゲート１２０−１〜１２０−５を介して夫々０＋１、１
＋２ョ、１＋４、１＋８ョ、０＋３２Ｊの加算値指令信
号をオアゲート１２０一６〜１２０−１０を介して出力
する。Ｄ１スイッチは５接点の選択スイッチであり、各
接点出力はデイケイ状態検出信号が印加されるアンドゲ
ート１２０−１１〜１２０−１５、オアゲート１２０−
６〜１２０−１０を介して夫々１＋１Ｊｒ＋２Ｊ，．ｒ
＋４ぁ１＋８Ｊ，，ｒ＋３２ョ加算値指令信号として出
力する。また、リリース状態検出信号の発生時にはオア
ゲート１２０−１６を介して０＋１ョ加算指令信号を、
スローリリース状態検出信号の発生時にはオアゲート１
２０−１７を介して１＋１Ｊ加算値指令信号を、ハイリ
リース状態検出信号の発生時にはオアゲート１２０−１
８を介して０＋８ョ加算値指令信号を得ることになり、
この加算値が第７図Ｃのアダー５５にアンドゲート６７
−１〜６７−５を介して供給される。結局、アンドゲー
ト１１５−１０，１１５−１２，１１５−１４，１１５
−１６，１１５−１７から出力される第１計数部、第２
計数部に於ける夫々異なるタイムクロック信号はビブラ
ートクロツク選択回路１１６及びエンベクロツクセレク
ト回路１１９により夫々の指示に応じて第３０図の゜゜
０゛印で示した個所が選択され、更に、その選択された
タイムクロック信号に同期してエンベロープ用のアダー
５５に対する加算値がセレクト出来るのである。第３２
図、第３３図及び第３４図は、夫々アタック、デイケイ
、リリース状態でのエンベロープ係数値の経時変化につ
いての例を示したものである。次に、前述したキー操作
タイミング検出回路１１４から出力される操作された演
奏キーに対応するタイミング信号（８φｏのタイム幅）
はキー入力同期Ｆ／ＦｌＯ７−１に入力され、その出力
はアンドゲート１０７−３に印加される。

このアンドゲート１０７−３はチヤタリング防止用のフ
リップフロップ１１５−２１のセット出力に同期して出
力され、インヒビツトゲート１０７−４に供給されるこ
とによりキーオン信号を発生する。即ち、インヒビツト
ゲート１０７−４は後述詳述されるが演奏キーの数（こ
の場合北個）に対応した４８ビットのシフトレジスタ１
０７−５の出力が４′０″の時の最初でワンショットの
新キー操作によるキーオン信号を得てアンドゲート１０
７−６に供給する。このアンドゲート１０７−６は第７
図Ａに示したインヒビツトゲート６８から出力されるリ
セット信号（エンベロープレジスタ５４の中のクリアさ
れている空ラインメモリを示す）に応答して空ラインメ
モリに新キーの音高入力データ及びエンベロープのアタ
ック状態のセットを行う前述した入力指示信号を発生す
る。しかも、重奏指示状態に応じて複数のラインメモリ
を指定する入力指示信号となる。即ち、第７図Ａのイン
ヒビツトゲート６８から出力されるリセット信号は入力
制御回路１０７のアンドゲート１０７−７、インビット
ゲート１０７−８に供給される。アンドゲート１０７−
７の出力はオアゲート１０７−９、インヒビツトゲート
１０７−１０を介して保持されると共に前記インヒビツ
トゲート１０７一８によつて出力禁止とされるインヒビ
ツトゲート１０７−１１に入力結合される。又アンドゲ
ート１０７−７、インヒビツトゲート１０７−８には制
御タイミング発生回路１０２から出力Ｃ１即ち２重奏指
定、４重奏指定の第２咽Ａ（７）Ｃ，ｄに示した信号及
び重奏指示の無い指定の常時ＲｌＪ信号、８重奏指定の
第２８図Ａ（７）ｂに示した信号がゲート信号として印
加されている。更に第２８図Ａ（７）ｂに示した信号は
出力ａよりインヒビツトゲート１０７−１２を介してイ
ンヒビツトゲート１０７−１０の出力を禁止し保持を解
除する。従つて、前記インヒビツトゲート１０７−１１
からは各重奏指示に応じた出力ｃの信号に同期した信号
を発生し、アンドゲート１０７−６からキーオン信号の
発生時に出力されるようになる。而して、アンドゲート
１０７−６の出力信号はインヒビツトゲート１０７−１
３及びアンドゲート１０７一１４に供給される。アンド
ゲート１０７−１４は制御タイミング発生回路１０２の
出力ｈの信号に同期して出力され、オアゲート１０７−
１５を介して１ビット遅延（１φｏの遅延時間）を行う
フリップフロップ１０７−１６に入力され、その出力は
インヒビツトゲート１０７−１７を介して再びオアゲー
ト１０７−１５に供給され循環可能となつている。即ち
、インヒビツトゲート１０７−１７が制御タイミング発
生回路１０２の出力ａからの出力信号（第２８図Ａ（７
）ｂ参照）でゲート出力が禁止される迄保持される。従
つて、インヒビツトゲート１０７−１３からの出力信号
はアンドゲート１０７−６の出力発生時からインヒビツ
トゲート１０７−１７の出力によつてゲート禁止される
迄の間発生されることになる。依つて、インヒビツトゲ
ート１０７−１８からはキーオン信号の８φｏタイム幅
の間に重奏指示に応じて、１φｏタイム幅（重奏指示無
しの場合）、２φｏタイム幅（２重奏指示の場合）、４
φｏタイム幅（４重奏指示の場合）、８φｏタイム幅（
８重奏指示の場合）の入力指示信号を発生することにな
る。この場合、２重奏指示ではラインメモリＬ。と］−
１，１−２とＬ，Ｌ４とＬ５，Ｌ６とＬ７の４つの組み
合わせ、４重奏指示ではＬ上３，Ｌ４〜レの２つの組み
合わせ、８重奏指示ではし〜Ｌ７の１つの組み合わせと
なり、第７図Ａの音階コードレジスタ２０、オクターブ
コードレジスタ２１の複数のラインメモリに同じ音高入
力コードが入力されると共に第７図Ｄのエンベロープレ
ジスタ５４も複数のラインメモリがアタック状態におか
れ、各レジスタは複数のラインメモリが作動可能とされ
るのである。而して、アンドゲート１０７−６の出力は
、前記１ビット遅延のフリップフロップ１０７−１６の
出力と共にオアゲート１０７−１８を介して、更にシフ
トレジスタ１０７−５の出力信号が入力されるオアゲー
ト１０７−１９を介してアンドゲート１０７−２０に印
加される。オアゲート１０７−１８は入力指示信号に同
期して取り出されるもので、その出力信号は、アンドゲ
ート１０７−２０より、オアゲート１０７−２１から出
力される押されたキーに対応したタイミング信号でシフ
トレジスタ１０７−５に書き込み信号として供給される
。シフトレジスタ１０７−５はＲｌＪ信号が書き込まれ
ると制御タイミング発生回路１０２の出力ａからのタイ
ミング信号（第２８図Ａ（７）ｂ参照）に同期して順次
シフトされ、演奏キーを押している間は循環保持される
が演奏キーを離すと解除される。アンドゲート１０７−
２０の出力はインヒビツトゲート１０７−２２にゲート
禁止信号として供給される。一方、演奏キーが押される
ことによりインヒビツトゲート１０７−４から出力され
るキーオン信号はオアゲート１０７−２３を介してフリ
ップフロップ１０７−２４をセットし、そのセット出力
はインヒビツトゲート１０７−２５を介して循環保持さ
れる。

そして、この循環保持は前記同期信号発生回路１０９の
出力ｅのタイミング（第２９図ｆ参照）とキャリ用フリ
ップフロップ（Ｆ／Ｆ）１０７−２の出力との論理積を
取るアンドゲート１０７−２６の出力の発生に同期して
解除される。即ち、フリップフロップ１０７−２４のセ
ット出力は各種クロック時間発生回路１１５の中のイン
ヒビツトゲート１１５−２２に印加されシフトレジスタ
１１５−１の第３計数部を計数動作開始させることにな
り、従つてこの第３計数部により保持時間を求めること
が出来るもので本システムでは演奏キーを押してから約
４５ＴＴ１Ｓとなるように設定されている。而して、フ
リップフロップ１０７−２４のセット出力信号は前記オ
ルガン音的音量指定を行うスイッチ０Ａの共にオアゲー
ト１０７−２７を介して前記インヒビツトゲート１０７
−２２に印加され、その出力はアンドゲート１０７−２
８に供給される。アンドゲート１０７−２８には更に一
致回路１２１の一致検出信号が印加されており、アンド
ゲート１０７−２８の出力からはハイリリースセット（
５セット）信号を取出すようになり第７図Ｄに於けるオ
アゲート９２を介してハイリリース同期セットレジスタ
９１にセットされるのである。一致回路１２１はカウン
タ１０８，１１１の０１，０２，Ｓ１，Ｓ２，Ｓ４，Ｓ
８の各段から出力される音高入力コードと第７図Ａの音
高コードレジスタ２０及びオクターブコードｊレジスタ
２１から出力される音高出力コードとの一致をみるので
ある。即ち、スイッチ０Ａがオフ指定の場合には、フリ
ップフロップ１０７−２４の保持時間（約４５ｒ１１Ｓ
）の間に、既に音階コードレジスタ２０及びオクターブ
コードレジスタ２１）のラインメモリに音高コードが入
力されていて且つ演奏キーが離されているものはアンド
ゲート１０７−２８からハイリリースセット信号が出力
されハイリリース状態におかれる。前述した如く、ハイ
リリース状態は演奏キーが離された時に急速に音が消滅
する状態をいうのである。又、スイッチ０Ａがオン指定
の場合には、演奏キーが離された場合（アンドゲート１
０７−２０の出力が無し）に、離された演奏キーと同じ
音高出力コードのラインメモリをハイリリース状態にセ
ットするのである。それによつて、クリック音をなくし
た演奏キーのオフ状態を実現出来るのである。尚、前記
した第７図Ａのブロック毎の波形プログラム指定部３５
は第１６図の示した如くスイッチ指定としたが、あらか
じめ必要な指示状態を決めておくことにより例えばＲＯ
Ｍ（リードオンリーメモリ）等の固定記憶装置に記憶さ
せておくようにしてもよい。また、必要な指示内容を磁
気カードに記憶させておき、使用時にそれを読み出して
フリップフロップ等のメモリにバッファ記憶させるよう
にしてもよい等種々の方法が考えられるのである。音量
曲線形式をα，β別の２種に夫々指定できる様にしたが
これは２つに限られるものではない。また、楽音波形の
１周期のブロック数も１６に限られるものではないし、
ブロック毎の微分係数値も０し、Ｒ２ョ、Ｒ４Ｊのみと
は限らないもので任意に設計変更可能である。更に、Ｄ
／Ａ変換回路の後段にフィルタ回路を設けることも出来
、その場合にフィルタを複数種用意しスイッチで任意に
選択するようにしてもよく、やわらかな音を作る効果を
得ることが可能である。その他本発明の要旨を逸脱しな
い範囲で種々の回路構成をとれることは言うまでもない
。以上詳述した如く、本発明によれば、発生すべき楽音
のエンベロープを制御するためのエンベロープデータを
発生するエンベロープ手段と、楽音波形の１サイクルを
複数ステップで計数する計数手段と、前記楽音波形の１
サイクルを複数のブロックに分割し、各ブロック毎に特
定数のステップを含むようにして夫々のブロックアドレ
スを指定するブロックアドレス指定手段と、このブロッ
クアドレス指定手段にて指定される各ブロックアドレス
毎に、前記楽音波形のとなりあうブロックアドレス間の
変化値を発生する波形変化値発生手段と、この波形変化
値発生手段から発生される前記変化値と前記エンベロー
プ手段から発生される前記エンベロープデータとからエ
ンベロープ制御された変化値を出力する出力手段と、こ
の出力手段から出力される前記エンベロープ制御された
変化値を累算して当該ブロックアドレスの振幅値を発生
する波形振幅値発生手段とを具備して構成したものであ
るから、エンベロープ制御された楽音波形を簡単な回路
構成で生成でき、しかも、各ブロックの時間幅を可変で
きるようにした為、高い周波数のマスタークロックを用
いなくても精度よく音階の周期が決定できるという利点
がある。

【図面の簡単な説明】

第１図は本システムの楽音波形発生装置の基本易概念に
基づく原理構成図、第２図は第１図に用いられるエンベ
ロープモードの図、第３図は第１図に於ける楽音波形発
生装置の基本説明図、第４図Ａ，Ｂ，Ｃはエンベロープ
係数値に従う楽音波形の相対的変化を示す図、第５図Ａ
，Ｂ，Ｃ，Ｄ，Ｅ，Ｆは本実施例に用いられる論理記号
を説明した図、第６図は第７図Ａ，Ｂ，Ｃ，Ｄの図面接
続状態を示す図、第７図Ａ，Ｂ，Ｃ，Ｄは本システムの
心臓部の具体的回路構成図、第８図は第７図Ａ，Ｂに於
けるブロックアドレス状態に関連する”音階に応じた選
択出力状態を示すタイムチャート、第９図は第７図Ａの
同期レジスタに関連するオクターブ毎の加算タイミング
出力を示すタイムチャート、第１０図は第７図Ａ，Ｂに
於ける音階ステップ数を説明する図、第１１図Ａ，Ｂ，
Ｃは本システムに於ける音階毎の波形周期を説明するタ
イムチャート、第１２図は第７図Ｃに於けるシフトメモ
リの詳細図、第１３図は本システムに用いられる音量曲
線形式の種類を示した図、第１４図は本システムに於け
るα，β別音量曲線形式の組み合わせを説明した図、第
１５図は本システムに於ける楽音波形のα，β別ブロッ
クアドレス指定に基づく説明図、第１６図は第７図Ａに
於ける波形プログラム指定部の詳細図、第１７図は第７
図Ｃに於ける出力加算値を説明する図、第１８図は第７
図Ａに於けるサイクル数カウンタのタイムチャート、第
１９図は第７図Ｂの説明に用いられるサイクル数とデュ
ーティとの基本関連説明図、第２０図は本システムに於
けるαβ別周期モード指定の状態説明図、第２１図本シ
ステムに於けるαβ別周期モードに関連した詳解図、第
２２図、第２３図及び第２４図は本システムに用いられ
るトレモロ制御を説明する波形図、第２５図Ａ，Ｂは本
システムに用いられる撥弦音的トレモロ制御を説明する
波形図、第２６図は第２７図Ａ，Ｂの図面接続状態を説
明する図、第２７図Ａ，Ｂ、は第７図Ａ，Ｂ，Ｄ，Ｄを
コントロールする制御部の具体的回路図、第２８図Ａ，
Ｂは第２７図Ａに於ける重奏関係のタイムチャート、第
２９図Ａ，Ｂは第２７図Ｂに於けるキー入力タイミング
及び同期信号に関連するタイムチャート、第３０図は各
種クロック時間発生回路に基づくタイムクロックの選択
状態を説明する図、第３１図は本システムに於けるビブ
ラート制御のタイムチャート、第３２図はアタック時の
経時変化に伴う各種音量の立上り状態を説明図、第３３
図はデイケイ時の経時変化に伴う各種音量変化状態を説
明する図、及び第３４図はリリース時の経時変化に伴う
音量変化を説明する図である。１・・・・・・音高入力コードレジスタ、２・・・・・
・クロック制御回路、３・・・・・・波形周期計数回路
、５・・・・・・ブロック毎の波形プログラム指定部、
６・・・・・・乗算回路、７・・・・・音量曲線作成カ
ウンタ、８・・・・・アダー、９・・・・・・累算器、
１１・・・・・スピーカ。

Claims

【特許請求の範囲】

１発生すべき楽音のエンベロープを制御するためのエ
ンベロープデータを発生するエンベロープ手段と、楽音
波形の１サイクルを複数ステップで計数する計数手段と
、前記楽音波形の１サイクルを複数のブロックに分割し
、各ブロック毎に特定数のステップを含むようにして夫
々のブロックアドレスを指定するブロックアドレス指定
手段と、このブロックアドレス指定手段にて指定される
各ブロックアドレス毎に、前記楽音波形のとなりあうブ
ロックアドレス間の変化値を発生する波形変化値発生手
段と、この波形変化値発生手段から発生される前記変化
値と前記エンベロープ手段から発生される前記エンベロ
ープデータとからエンベロープ制御された変化値を出力
する出力手段と、この出力手段から出力される前記エン
ベロープ制御された変化値を累算して当該ブロックアド
レスの振幅値を発生する波形振幅値発生手段とを具備し
てなる電子楽器の楽音波形発生装置。