JPS6042949B2 - 電子楽器に於ける楽音波形発生装置 - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル的手法により楽音の倍音構造を経
時的に変化させ効果的な音色となる楽音を得る電子楽器
に於ける楽音波形発生装置に関する。

一般に自然楽器から発生される楽音の音色はその周波
数スペクトル（例えば定常状態に於ける倍音構造）に基
づく波形及び立上りから減衰に至るまでの音量エンベロ
ープが重要な要素となるが、実際に自然楽器から発音さ
れた楽音は、他の種々の要素、例えば金管楽器等に見ら
れる発音時の高調波成分の遅れ及び高調波成分の微妙な
ゆらぎ、また撥弦楽器等に見られる発音時のノイズ成分
の重畳及び減衰時の高調波成分の急速な消滅等による経
時的な倍音構造の変化によつて各々の楽器に特有な音色
の特徴を持つのである。

そこで、電子楽器から発生される楽音から電気信号によ
る味けなさを除去し、自然な感じを与える為には波形及
び音量エンベロープの他の上述した経時的な倍音構造の
変化を与える必要がある。 ところで、従来提供されて
いる電子楽器にあつて例えば電子オルガンでは、ドロー
バ或いはタブレット等によりフアンダメンタル及び所望
する倍音（あるいはミツクスチユアの如く倍音同士）を
任意に組合わせることによつて所望する楽音波形を得、
これに音量エンベロープを重畳して所定の楽音を発生さ
せることが行なわれている。

しかしながら、この場合には楽音波形そのものは上記ド
ローバ或いはタブレットの組み合わせにより設定される
一義的に定められたものであつて、仮え２つの楽音を組
み合わせたとしてもその夫々の楽音に対する制御は不可
能であり、経時的な倍音構造の変化を得ることも出来ず
効果的な楽音を発生させることは出来なかつた。本発明
は以上の点に鑑みて成されたもので、時間とともに音色
の変化が得られる楽音波形を発生することが可能な電子
楽器に於ける楽音波形発生装置を提供することを目的と
する。

以下本発明に係る電子楽器の楽音波形発生装置の一実施
例を図面に基づいて詳述する。

そこで先ず、本システムの楽音波形発生装置の基本概念
を第１図の原理構成図に関連して説明することにする。
第１図に於いて、１は図示せぬ演奏キー群（例えば４オ
クターブ、１諸階の基本音域を可能とする４８個の音高
キー）の各キー操作に対応して夫々異なる音高入力コー
ドを記憶する音高入力コードレジスタであり、この音高
入力コードは音高クロック周波数制御回路２に供給され
る。

従つて、こ，の制御回路２からは音高入力コードの夫々
に応じて異なる音高クロック周波数信号が発生され、楽
音波形の基本１サイクルの周期を複数ステップで計数す
る周期計数回路３に計数歩進信号として供給する。周期
計数回路３は好ましくはバイナリに計数動作する計数器
で構成されるもので、本例ではｒ１』Ｒ２ｊｒ４」Ｊ８
．ｊ９ｌｌ６」Ｊ３２」９１６４ョ，Ｒｌ２８Ｊでウェ
イト付けされた８ビットでなり、ｗ進数のＲＯョ〜Ｒ２
５５ｊ迄のＲ２５６ョの計数状態を得る回路てあり、こ
れによつて楽音波形の基本１サイクルがｒ′２５６ョ進
の各計数値に対応するＲ２５６ョの計数ステップで表わ
されることになる。そして、このＲ２５６ｊの計数ステ
ップは、１以上の特定ステップ数を１つの単位としてブ
ロック化され、１サイクルがｍブロックに分割されるよ
うになる。即ち、この例ではｍ＝１６のＲｌ６Ｊブロッ
クに分割され、１つのブロックはＲｌ６Ｊの計数ステッ
プ（１０進数のＲＯＪ−Ｒｌ５Ｊの計数状態）で表わさ
れるようになり、従つて周期計数回路３のＲｌ６Ｊ，ｒ
３２ョ，Ｒ６４Ｊ，ｒｌ２８ョのウェイト段て表わされ
る４ビットの計数値状態を時間的推移に伴うＲｌ６ョの
ブロックのアドレスとして対応付けることができ、それ
を第１表に示してある。周期計数回路３の８ビットの各
段の出力は前記音高クロック周波数制御回路２に供給さ
れ、後述詳述される様に前記音高入力コードに対応した
音高クロック周波数信号の出力周波数制御を行わせしめ
るようになる。更に、周期計数回路３の上位４ビット（
ウェイト１１６Ｊ，１３２Ｊ，ｒ６４ョ，Ｒｌ２８ョ）
の出力はデコーダ４を介して１６ブロックのブロックア
ドレス信号としてブロック毎の波形プログラム指定部５
に供給される。この波形プログラム指定部５は１周期の
楽音波形の１０ｊ−Ｒｌ５Ｊで示される。ブロックアド
レスの夫々での波形の立上り、立下りの振幅の変化量（
本例てはＲＯョ，ＲｌＪ，ｌ２Ｊ，ｒ４Ｊの絶対値）を
＋（アップ）、−（ダウン）を伴つて指示するもので、
この振幅の変化量（微分値）を微分係数値と呼ふことに
する。波形プログラム指定部５でブロックアドレス毎に
指定される微分係数値及び０＋Ｊ，ｒ−ョの指定信号は
デコーダ４からのブロックアドレス信号に同期して順次
出力され、乗算回路６に供給される。又、乗算回路６に
は演奏キーの操作時からの時間経過に伴つて演奏音量を
増大若しくは減少させる為の音量制御をディジタル的に
制御する音量曲線作成カウンタ（以下エンベロープカウ
ンタと呼ぶ）７の制御値（カウンタの計数値）が供給さ
れ、結局、波形プログラム指定部５の微分係数値とその
１＋ョ，ｒ−ョ指示に従つてブロックアドレスに同期し
て乗算されることになる。前記エンベノローブカウンタ
７は後述される各種音量曲線（以下エンベロープと呼ぶ
）モードのうちの選択指示された１つのモードに従つて
指定クロック（エンベロープクロックと呼ぶ）を、後述
するアタック、デイケイ、リリースの夫々の音量制御状
態に応じてアップ若しくはダウン計数制御するものであ
る。つまり、エンベロープカウンタ７の計数値はＲＯョ
〜Ｒ３ｌョの整数値であり、これはエンベロープ係数値
（Ｅて表わす）と呼ぶことにする。エンベロープモード
の１つの例を第２図に示す。而して、波形プログラム指
定部５でブロックアドレス毎にあらかじめ指定された前
記微分係数値は第２図で示した当該のエンベロープ係数
値Ｅの整数倍を１＋ョ又は１−ョを伴つて指示するよう
に指定されるものて、その動作として前記乗算回路６で
士（微分係数値×エンベロープ係数値Ｅ）が行われるの
である。即ち、第３図はその一例を図解したもので、楽
音波形１周期のブロックアドレスＲＯｊ−Ｒｌ５Ｊの夫
々のブロックの微分係数値に対するエンベロープ係数値
Ｅとの関係を示しており、従つて、エンベロープモード
が第２図の場合に於けるエンベロープ係数値ＥがＲ５Ｊ
，ｌｌＯョ，Ｒ２ＯＪ，ｒ３ＯＪの時点（第２図の×印
で示した）での音量制御値を含んだ楽音波形の相対的大
きさの変化量は第４図Ａ，Ｂ，Ｃに示した如くになる。
勿論、楽音波形の相対的変化は時間経過に伴う当該エン
ベロープ係数値Ｅによつて逐次推移していくのである。
尚、本例ではブロックアドレスＲＯ．Ｊのみは微分係数
値、１＋ョ，１−ョの指定は行われず常に変化量は零と
なつている。前記乗算回路６の出力はアダー８の一方入
力側に供給され、更にアダー８出力は累積器９を介して
アダー８の他方入力側に帰還されるもので、従つて前回
のブロックの乗算出力値に対して今回のブロックの乗算
出力値である変化量が累算されるもので、結局、前述し
た第３図、第４図Ａ，Ｂ，Ｃの楽音波形図はこの累算器
９の出力として取り出されるのである。

そして、累算器９の出力はＤ／Ａ変換（ディジタル−ア
ナログ変換）器１０を介してスピーカ１１により操作さ
れた演奏キーに対応する音高として発音されるのである
。この様に、楽音波形の設定は、１サイクルの楽音波形
を複数ブロックに分けてブロック毎の波形の立上り、立
下りの前記微分係数値を任意に指示出来、しかも同時に
前記エンベロープ係数値との関係において音量制御をも
行うようになるものである。次に、更に具体的な構成例
によつて詳述するのであるが、それに先だつて以下の図
面で用いられている論理記号についての説明を第５図Ａ
，Ｂ，Ｃ，Ｄ，Ｅに示されており、その中には各論理記
号に対応する論理式、真理値表、一般的論理記号が、又
組合わせ回路例が記されている。そこで特に注意を要す
ることは、オアゲート及びアンドゲートの入力ラインに
付されたインバータ記号はそのゲートのみにしか有効で
ないということであり、詳細は各図の組み合わせ回路例
を参照されたい。第６図は第７図Ａ，Ｂ，Ｃ，Ｄの図面
結合状態を示してある。

第７図Ａに於いて、２０は４ビット（１１ｊｒ２Ｊ，ｒ
４ｊｒ８Ｊウェイト）の入出力端を有し、矢印方向に４
ビットパラレルにシフトする８本のラインメモリで構成
される音階コードレジスタ、２１は２ビット（Ｒｌｊｒ
２Ｊウェイト）の入出力端を有し矢印方向に２ビットパ
ラレルにシフトする８本のラインメモリで構成されるオ
クターブコードレジスタであり、夫々操作された演奏キ
ーに対応する音階入力コード、オクターブ入力コードを
記憶するようになる。即ち、後述される演奏キーの操作
に関連する入力指示信号の発生に同期して対応する音階
入力コード、オクターブ入力コードがアンドゲート２２
〜２７、オアゲート２８−１〜２８−４、オアゲート２
９，３０を介して夫々音階コードレジスタ２０、オクタ
ーブコードレジスタ２１に入力されるのである。そして
、入力された音階コード、オクターブコード（以下音高
コードと呼ぶ）はシフトパルスφｏ （本システムの基
本クロックである）によつて順次矢印方向にパラレルシ
フトされ、８φｏのシフト時間後に各出力端より、夫々
インヒビツトゲート３１−１〜３１−４及びインヒビツ
トゲート３２，３３を介して再び循環入力される所謂ダ
イナミックシフト動作を行うものである。そして、新た
な入力指示信号に同期してインヒビツトゲート３１−１
〜３１−４及びインヒビツトゲート３２，３３を閉じる
ことにより各レジスタ２０，２１にある音高コードは消
去されるように制御される。また、音階コードレジスタ
２０、オクターブコードレジスタ２１は８本のラインメ
モリを有している為、例えば最大８通りの演奏キーを同
時に操作しても入力指示信号に同期して対応する音階入
力コード、オクターブ入力コードをタイミング順位に従
つて順次入力させ夫々をダイナミックシフト循循保持す
ることができるのである。

つまり、８つの音を時分割的に制御するのである。本シ
ステムにおける音階コード、オクターブコードは第２表
及び第３表に記されるものである。３４は楽音波形の１
周期（サイクル）を、前記音階コードレジスタ２０、オ
クターブコードレジスタ２１に循環記憶されている音高
コードに従つて夫々周期計数する周期計数レジスタで、
前述の音階コードレジスタ２０、オクターブコードレジ
スタ２１と同様に矢印方向にシフトパルスφ。

によつて順次ダイナミックにシフトする８本のラインメ
モリを有して構成されている。この周期計数レジスタ３
４は基本的には楽音波形の１サイクルを時間的推移に伴
つてＲｌ６Ｊのブロックに分割する為に各ブロックのア
ドレスに対応する計数値を記憶する４ビット托進（第１
表に示したＲＯＪ〜Ｒｌ５Ｊ（：Ｉ）Ｒｌ６ョプロツク
のブロックアドレスに対応する）からなるブロック計数
レジスタ３４−１と、このブロック計数歩進を指令する
加算タイミング信号を取り出す為に後述詳述されるブロ
ック毎のステップ数制御を行なう４ビット托進の周期計
数レジスタ（ＴＣレジスタ）３４−２及びブロック計数
レジスタ３４−１のサイクル毎に計数歩進される３ビッ
ト８進のサイクル数レジスタ３４一３から構成されてな
る。ブロック計数レジスタ３４−１及びサイクル数レジ
スタ３４−３の各出力から発生する各ラインメモリの計
数内容は後述するブロック毎の波形プログラム指定部３
５をそのまま通過し、第７図Ｂのアダー３６更には循環
ゲートであるインヒビツトゲート３７−１〜３７一７を
介して夫々ダイナミックに循環保持されるもので、この
循環サイクルにおいてバイナリに計数歩進するアダー３
６は前述した加算タイミング信号発生時に１＋１．．歩
進されるのてある。また、ブロック計数レジスタ３４−
１の４ビット１（ｒ１ョＪ２ョＪ４ＪＪ８Ｊウェイト）
出力（第８図ａ参照）は１１６Ｊのブロックアドレスの
中の特定ブロックアドレスを検出する為のブロック状態
検出回路３８に供給され、その出力９より第８図ｂに示
した１０Ｊブロックアドレス信号が、出力・１，２，３
，４より夫々第８図ｃに示した出力信号が取り出される
。その中で出力１〜４は後述詳述される音階毎のステッ
プ補正数を決める音階ステップマトリックス回路３９に
供給される。即ち、ブロック状態検出回路３８の出力９
はインバ）−テイドアンドゲート３８−１、インヒビツ
トゲート３８−２，３８−３を順次直列に接続すること
によつてウェイトｒ１ョ，１２ョ，１４Ｊ，ｒ８ョが共
に“０゛である〔了・■・Ｔ−百〕の条件にてＲＯＪブ
ロックアドレス信号を、出力１はウェイトＲｌＪの出力
をそのまま取り出し奇数ブロックアドレス信号を、出力
２はウェイトＲｌＪが′６『゛で且つウェイトＲ２Ｊが
“１゛である〔了・２〕の条件をとるインヒビツトゲー
ト３８−４によりＲ２ョ，Ｒ６Ｊ，ｒｌＯＪ，ｒｌ４Ｊ
プロツクア）ドレス信号を、出力３はウェイトＲ４Ｊが
“１゛で且つウェイトＲ２Ｊ，ｒｌＪが共に゜“０゛で
ある〔４・】・了〕の条件を取る為にインヒビツトゲー
ト３８−５，３８−６を順次直列接続してＲ４．，ｒｌ
２Ｊブロックアドレス信号を、出力４はウェイトＲ８ョ
が４“ｒ゛でウェイトＲ４ョ，Ｒ２，ｒｌョが“゜０゛
である〔８・Ｔ−】・Ｔ〕の条件を取る為にインヒビツ
トゲート３８−７〜３８−９を順次直列接続しＲ８ョプ
ロツクアドレス信号を夫々出力するのである。一方、同
期計数レジスタ（ＴＣレジスタ）３４一２の４ビット各
段の出力はアダー４０の入力へ、このアダー４０の５ビ
ット各段の出力は減算器（サブトラクター）４１に接続
され、更にサブトラクター４１の４ビット出力は循環制
御ゲートであるインヒビツトゲート４２−１〜４２−４
を介して夫々対応するビット段の入力側に帰還されるよ
うになつている。

また同期計数レジスタ３４一２の各段出力は前記したア
ダー３６に供給される加算タイミング信号を各オクター
ブに応じて出力する加算タイミング発生回路４３及びＲ
ｌＪ，ｌ２ｊｒ４Ｊウェイトの３ビットの出力は後述す
るウェイトシフト回路４４に供給される。更に、この加
算タイミング発生回路４３及びウェイトシフト回路４４
には前記オクターブコードレジスタ２１から出力される
２ビットの出力状態により第１〜第４のオクターブ信号
０１〜０４を発生するオクターブコードデコーダ４５の
出力信号が結合される。即ち、オクターブコードデコー
ダ４５のインバーテイドアンドゲート４５−１は第１オ
クターブ信号０１を、インヒビツトゲート４５−２は第
２オクターブ信号０２を、インヒビツトゲート４５−３
は第３オクターブ信号０３を、アンドゲート４５−４は
第４オクターブ信号０４を夫々前記した第３表に示した
コード状態を検出することによつて出力するものである
。オクターブ信号０１〜０３は加算タイミング発生回路
４３のアンドゲート４３−１，４３−２，４３−３に夫
々供給され、オクターブ信号０２はウェイトシフト回路
４４のアンドゲート４４−１に、オクターブ信．号０３
はアンドゲート４４−２と４４−３に、オクターブ信号
０，はアンドゲート４４−４，４４一５及び４４−６に
供給される。加算タイミング発生回路４８のアンドゲー
ト４３−１には同期計数レジスタ３４−２のＲｌＪ，ｒ
２ョ，Ｒ４Ｊウェイトの出力信号がオアゲート４３−４
，４３−５を介して結合され、オアゲート４３−５から
出力されるＲ２ョ，Ｒ４Ｊウェイトの出力信号はアンド
ゲート４３−２に、更にＲ８ｊウェイトの出力信号はア
ンドゲート４３−３に結合されてなる。また、これらア
ンドゲートの出力はインヒビツトゲート４３−６，４３
−７、インバーテイドアンドゲート４３−８に夫々結合
され、更にインバーテイドアンドゲート４３−８にはウ
ェイトＲ８Ｊの出力信号が結合されてなる。そして、こ
れらインバーテイドアンドゲート４３−８の出力はイン
ヒビツトゲート４３−７へ、更にインヒビツトゲート４
３−７の出力はインヒビツトゲート４３−６身に直列的
に接続され、インヒビツトゲート４３−６の出力より前
記した加算タイミング信号を得るようになる。即ち、第
９図に１つのラインメモリでの同期計数レジスタ３４−
２の計数状態（第９図ａ）で示してある図面から理解さ
れる様に、加算タイミング発生回路４３における出力ラ
イン５，０，６に夫々出力された第９図ｂに示した出力
信号はオクターブコードデコーダ４５からのオクターブ
信号０１〜０４の夫々の発生出力に同期してインヒビツ
トゲート４３−６の出力４より第９図ｃの出力信号とし
て取り出されるのである。つまり、第１オクターブ信号
０，では同期計数レジスタ３４−２がＲＯョ計数時のみ
、第２オクターブ信号０。ではＲＯＪとＲｌＪの計数時
のみ、第３オクターブ信号０３ではＲＯＪ−Ｒ３Ｊの計
数時のみ、第４オクターブ信号０４ではＲＯョ〜Ｒ７ョ
の計数時のみ加算タイミング発生回路４３より加算タイ
ミング信号として出力されるのである。そして、このよ
うに得られた加算タイミング信号はアダー４０に０＋８
ョ加算指令信号として、またアンドゲート４６−１〜４
６−４にゲート開放信号として供給されると共に第７図
Ｂのアダー３６に１＋ョ加算指令信号としても印加され
る。一方、オクターブコードデコーダ４５から出力され
るオクターブ信号０１，０２，０３，０４は前記加算タ
イミング発生回路４３を通過して第７図Ｂにおける前記
サブトラクター４１に夫々１一１Ｊ，１−２Ｊ，ｒ−４
Ｊ，ｒ−８Ｊの指令信号として供給される。

従つて、周期計数レジスタ３４−２→アダー４０→サブ
トラクター４１→同期計数レジスタ３４−２の循環ルー
プ内では、基本的には同期計数レジスタ３４−２から出
力される計数記憶値に対してアダー４０にて前記加算タ
イミング信号に同期して１＋８Ｊ加算され、更にその加
算結果はオクターブ信号０１〜０４に応じた数値（オク
ターブ信号０１では１−し、オクターブ信号０２ては１
−２Ｊ．オクターブ信号０３では０−４、オクターブ信
号０４では１−８Ｊ）で減算される動作が行われるので
ある。そして、アダー４０には前記加算タイミング信号
の発生に同期して開放されるアンドゲート４６−１〜４
６−４から音階に応じたステップ補正数が前記ブロック
計数レジスタ３４−１のブロック計数状態に応じて前記
音階ステップマトリックス回路３９より供給されるので
ある。即ち、楽音波形の１サイクルは時間推移に伴つて
１１６ョのブロックアドレスからなり、各ブロックアド
レスは基本クロックφ。の８倍以上のクロック数（基本
クロック周期の８倍の周期以上）からなることになる。
この基本クロックφ。の１発が楽音波形の１ステップに
相当し、結局各ブロックアドレスは８ステップ以上とい
うことになる。楽音波形１サイクルの１１６Ｊブロック
アドレス中の夫々が８ステップで総計１２８ステップ数
とする場合が本システムにおける最高音である。（実際
には後述から解る様に本システムでは１３０ステップ数
を最高音（Ｃ＃７）としている）。而して、最高音のス
テップ数から１オクターブ下迄の間の各音階間のステッ
プ数を゛２ＶΣの開係になるように増やすことにより、
順次音階に応じて長い周期となり低い音を得ることにな
る。この音階に応じたステップ補正数が次に説明する音
階ステップマトリックス回路３９に組み込まれているの
てある。第７図Ｂの音階ステップマトリックス回路３９
には前述したブロック状態検出回路３８の出力１，２，
３，４の出力信号及び前記音階コードレジスタ２０の４
ビット出力が入力される。

そして、この音階ステップマトリックス回路３９には第
２表に示した１暗階の夫々のコード状態を検出するアン
ド機能マトリックス回路３９−１が設けられており、音
階に対応した１２の出力ライン１〜Ｃ＃（図に表わされ
ているＣ音階検出ライン〜ｃ＃ 音階検出ライン）が取
り出され、第１のオア機能マトリックス回路３９−２、
第２のオア機能マトリックス回路３９−３を通過してア
ンドゲート３９−４〜３９−１４に結合されている。第
１のオア機能マトリックス回路３９−２は各音階毎にＣ
−Ｃ＃ の順にＲＯ，Ｏ，ｌ，ｌ，２，２，３，４，５
，５，６，７Ｊのステップ加数を出力ラインＸｌ，Ｘ２
，Ｘ３の３本よりなるコード状態で出力するものでその
ステップ加数は音階毎にＲｌ６Ｊブロックの夫々に加数
されるのである。即ち、第４表に示した如くである。第
２のオア機能マトリックス回路３９−３は楽音波形の１
サイクルの各音階に対してステップ補正加数を与える為
の回路であり、その場合、ステップ補正加数値を複数の
ブロックアドレスに対してならして平均的に加えるため
にブロック状態検出回路３８から出力される１〜４の出
力を各音階に応じて選択するものて、第８図ｄに示した
如く音階に応じて゜“○゛印で示したブロックアドレス
が選択される。

その選択信号は音階に応じた前記アンドゲート３９−４
〜３９−１４１こ供給されるようになる。更に、アンド
ゲート３９−４〜３９−１４の出力はオアゲート３９−
１５〜３９−２５の直列回路に接続され、最終オアゲー
ト３９−２５の出力ラインＸ４から音階毎にＲｌＪ〜Ｒ
ｌ５Ｊのうちの選択されたブロックアドレスに１＋１ｊ
補正信号が出力される。即ち、音階ステップマトリック
ス回路３９から出力されるステップ補正数は（ステップ
加数＋ステップ補正加数）・である。なお、オアゲート
３９−１５の一端には４′０″信号が供給されるので、
アンドゲート３９一４の出力が直接オアゲート３９−１
５から得られる。而して、音階ステップマトリックス回
路３９の出力ラインＸｌ，Ｘ２，Ｘ３，Ｘ４からの出力
信号は前記ブロック状態検出回路３８から出力されるＲ
ＯＪブロックアドレス信号の発生時以外でゲートの開か
れるインヒビツトゲート４７−１〜４７−４に供給され
る。インヒビツトゲート４７−１〜４７−３は夫々対応
するオアゲート４８−１〜４８−３を介して夫々アンド
ゲート４６−２〜４６−４に供給されると共にインヒビ
ツトゲート４７−４の出力はアンドゲート４６−１に供
給されてなる。従つて、ＲＯＪブロックアドレス信号以
外では前記加算タイミング信号の発生に同期して１＋８
Ｊと共に前記したブロックアドレス毎のステップ加数及
び選択されたブロックアドレスに対して、１＋１ョされ
るステップ補正加数がアダー４０に加算信号として供給
されることになる。また、ブロック状態検出回路３８か
ら出力されるＲＯＪブロックアドレス信号発生時にはオ
アゲート４８−４、アンドゲート４６−３を介して１＋
２Ｊ補正値が印加され前記加算タイミング信号の発生に
同期して１＋８ョ加算と共に加算されることになる。結
局、アダー４０に供給される音階によるブロックアドレ
ス毎の加算値は最高オクターブ（第４オクターブ信号０
４）で第１０図に示す如くになり、更に、この値が各ブ
ロックアドレス内のステップ数（基本クロック数）に対
応するようになるもので゛、各音階の楽音波形の１サイ
クルのステップ数が同じく第１０図の右欄に示してある
。即ち、各音階間のステップ数が１２Ｖ■の関係となつ
ているのである。勿論、アダー４０に供給される前述し
た加算タイミングはオクターブ信号０１〜０４に応じて
異なり且つサブトラクター４１で減算される値もオクタ
ーブ信号０１〜０４によつて異なり、オクターブが低く
なる（オクターブ信号０１方向）に従つて楽音波形の１
サイクルの周期が長くなるのである。而して、前記周期
計数レジスタ３４及び音階コードレジスタ２０、オクタ
ーブコードレジスタ２１は８本のラインメモリを有し、
各レジスタの矢印方向の１サイクルは８φｏのシフトパ
ルスで１循する為、楽音波形の制御は１循毎にしか制御
できないのが通常の考え方であるが、本システムによれ
ば以下に述べるシフトメモリを用いることによりレジス
タの１循内の任意の位置での制御が可能となる。即ち、
本システムでは第７図ｃにおける出力音発生部側（Ｄ／
Ａ変換回路の直前）に８本のラインメモリを矢印方向に
併設し、基本クロックφ。でシフト動作するシフトメモ
リ４９を設けてなる。このシフトメモリ４９は第７図Ａ
に於ける前述したウェイトシフト回路４４から出力され
る３ビット（ＲｌＪ，ｒ２Ｊ，ｒ４Ｊウェイト）で表わ
されるコードによつて８本のラインメモリのいずれかが
アドレス指定されるようになつており、出力側に近いラ
インメモリから順にアドレスＲＯＪ−Ｒ７Ｊになつてい
る。即ち、このアドレス指定により最大８φｏシフトタ
イムの遅延が可能となるのである。また、このシフトメ
モリ４９のアドレスは第７図Ａの加算タイミング発生回
路４３から出力される加算タイミング信号が第７図Ｃの
アンドゲート５０，５１を介して供給されたときのみ指
定されるのであり、このシフトメモリ４９に印加される
アンドゲート５１の出力信号をイネーブル信号と呼ぶ。
第７図Ａに於けるウェイトシフト回路４４のアンドゲー
ト４４−１，４４−３及び４４−６には同期計数レジス
タ３４−２のウェイトＲｌＪの出力が、アンドゲート４
４−２及び４４−５にはウェイト１２Ｊの出力が、アン
ドゲート４４−４にはウェイトＲ４！の出力が印加され
、そして、アンドゲート４４−６は出力ラインＹ１へ、
アンドゲート４４−３と４４−５はオアゲート４４−７
を介して出力ラインＹ２へ、アンドゲート４４−４と４
４−５はオアゲート４４−８及びアンドゲート４４−１
の出力が供給されるオアゲート４４−９を介して出力ラ
インＹ４へ結合される。

即“ち、この出力ラインＹｌ，Ｙ２，Ｙ４で表わされる
３ビット出力は前記シフトメモリ４９にアドレス指定コ
ードとして供給されるようになり、同期計数レジスタ３
４−２の出力はオクターブ信号０１〜０４に応じて第５
表に示したアドレス指定となる・のである。そして、後
述詳述されるが、この指定されたアドレスのラインメモ
リよりアダー５２からの出力値が順次φ。

パルスでシフトアップしたシフトメモリ４９の出力より
取り出される。この様に、音階毎の楽音波形の１サイク
ルは基準クロックφ。

を単位とするステップできざまれ、各音階で異なるステ
ップ数となるもので、その音階毎の周期作成のより理解
の為に第１１図Ａを用いて動作説明することにする。第
１１図Ａの動作は第１０図に示した最高オクターブの０
４とし音階名が゜゜Ｃ゛の場合である。周期計数レジス
タ３４がＲＯＪで初期状態にある時点で加算タイミング
発生回路４３から加算タイミング信号が出力される為、
ブロック状態検出回路３８からのＲＯョプロツクアドレ
ス信号に同期してオアゲート４８一牡アンドゲート４６
−３を介して１＋２Ｊ補正値力げ＋８Ｊ加算指令と共に
与えられることになり、従つてアダー４０にて（０＋１
０）の加算が行われる。この加算値１０はサブトラクタ
ー４１で第４オクターブ信号０４により１−８Ｊ減算さ
れ、減算出力値Ｒ２Ｊが同期計数レジスタ３４−２に帰
還される。また、加算タイミング信号はアダー３６に１
＋Ｌ加算指令として供給されると共にイネーブル信号と
して第７図Ｃのシフトメモリ４９にも与えられる。この
時シフトメモリ４９のアドレスはＲＯＪであり直ちにシ
フトメモリ４９のラインメモリＲＯＪから後述するアダ
ー５２の出力値が出力可能な出力タイミング状態にある
。次に８φｏシフトタイム後には同期計数レジスタ３４
−２からＲ２Ｊが出力され、ブロック計数レジスタ３４
−１からｒ１ョが出力される（夫々第１１図Ａ（７）Ｂ
，ｅ参照）。この時点ではブロック計数レジスタ３４−
１の出力はＲｌＪであるため音階ステップマトリックス
回路３９にブロック状態検出回路３８の１出力が印加さ
れるが音階６℃５１ではこのマトリックス回路３９から
は出力信号は発生せず、従つてアダー４０にはステップ
補正数は与えられず、加算タイミング信号に同期して１
＋８Ｊ指令のみが供給されることになり、結局（２＋８
）の加算が行われる。更にサブトラクター４１で１−８
Ｊ減算され結局減算出力”値Ｒ２ョが同期計数レジスタ
３４−２に帰還される。また、加算タイミング信号に同
期してアダー３６に１＋Ｌ信号が供給され加算値Ｒ２Ｊ
がブロック計数レジスタ３４−１に帰還される。更にこ
の加算タイミング信号は前記シフトメモリ４９にイネー
ブル信号として印加され、同期計数レジスタ（ＴＣ）３
４−２の出力値Ｒ２Ｊがウェイトシフト回路４４に供給
される為、その出力Ｙ２より“１゛信号が取り出され第
５表から解るように、シフトメモリ４９のアドレスＲ２
Ｊを指定す゛ることになる。これによつてブロックアド
レスＲｌＪの出力タイミングは第１１図Ａ（７）ｉから
解る様に２φｏシフトタイム遅れてシフトメモリ４９か
ら出力される状態となる。即ち、ブロックアドレスＲＯ
Ｊ＜ｌ！：．ＲｌＪの間は１０ステップとなるのである
。以下同様な動作が繰り返され、音階４゜Ｃ″では以下
のブロックアドレス間は８ステップ間隔となり第１０図
に示した如き、楽音波形の１サイクルは１３０ステップ
数となるのである。また、第１１図Ｂ，Ｃには夫々同じ
く第４オクターブ信号０，での音階“゜Ｂ゛゜゜Ｃ＃゛
についての動作説明が第１１図Ａの状態図と同様にして
示してある。第１２図は第７図Ｃでのシフトメモリ４９
及びアダー５２の詳細を示したもので、４９−１〜４９
−８は夫々１０ビットからなる８本のラインメモリ（４
９−４〜４９−７は図面上ては省略）で、基本クロック
φ。

でシフトする。各ラインメモリ４９−１〜４９−８の入
力側には入力制御回路４９−９〜４９−１６が設けられ
、図面中には簡略化の為に１ビットのみについてのゲー
ト回路が示されているが全てのビットが同様なゲート回
路からなつているのである。又このシフトメモリ４９の
デコーダ４９−１７には第７図Ａのウェイトシフト回路
４４のＹｌ，Ｙ２，Ｙ４の３ビットのアドレス指定信号
が印加され、ここでＲＯＪ−Ｒ７ョのアドレス指定が行
われる。即ち、アドレスＲＯＪ〜Ｒ７Ｊの順にラインメ
モリ４９−１〜４９−８が対応付けられているのである
。而して、アドレスＲＯＪ−Ｒ７ョの指定信号はイネー
ブル信号が供給されるアンドゲート４９−１８〜４９−
２５に与えられ、その出力は入力制御回路４９−９〜４
９−１６に供給される。入力制御回路４９−９〜４９−
１６は指定されたアドレスのラインメモリから前記アダ
ー５２の出力を入力させ、順次出力側にシフトさせるも
のである。そしてラインメモリ４９−１の出力より出力
アダー４９−２６、ラッチ回路４９−２７を介してＤ／
Ａ変換回路（第１図参照）に供給するのである。又、ラ
ッチ回路４９−２７の出力は出力アダー４９−２６に循
環されることにより累算されるようになる。更にライン
メモリ４９−１〜４９−８の指定されたアドレスに対す
る直前のラインメモリの出力はオアゲート４９−２８（
１ビットのみを示してある）を介してアダー５２の対応
するウェイト段に印加される。次に、第７図Ａの５３は
同期セットレジスタで１ビットのラインメモリが８本直
列に接続されてなり、５４はエンベロープレジスタで７
ビット（ＲＬ９ｌ２」９ｒ４」９ｒ８」９ｒ１６」９ｒ
３２」９ｒ６４」ウェイト）のラインメモリが８本矢印
方向に併設接続されて構成されているもので、いずれも
シフトパルスφ。

に同期して順次矢印方向にシフトされる。要するに、前
記音階コードレジスタ２０、オクターブコードレジスタ
２１、周期計数レジスタ３牡同期セットレジスタ５３、
エンベロープレジスタ５４は夫々のラインメモリが対応
付けられており、即ち、音階コードレジスタ２０、オク
ターブコードレジスタ２１から出力される音高コードに
対しては、これに対応した制御出力が周期計数レジスタ
３４、同期セットレジスタ５３、エンベロープレジスタ
５４から発生される状態におかれているのである。前記
エンベロープレジスタ５４の１１Ｊ，ｒ２．Ｊ，ｒ４Ｊ
，ｒ８．Ｊ，ｒ１６Ｊウェイトの５ビット出力によつて
表わされるＲＯＪ−Ｒ３ｌＪの３２通りの計数値でもつ
てエンベロープ係数値が指示されＪ３２ョ、Ｒ６４Ｊの
ウェイトの２ビットはエンベロープのアタック、デイケ
イ、リリース及びクリアの４つのエンベロープ状態を示
すものである。而して、エンベロープレジスタ５４の７
ビットの各段出力はアダー５５の対応するウェイト入力
端に印加される。このアダー５５の中の前記エンベロー
プ制御値を計数するアダー５５−１の各ビット出力はそ
のキャリ出力信号時に出力禁止制御するインヒビツトゲ
ート５６−１〜５６−５を介してエンベロープレジスタ
のＲｌＪ，ｒ２ョ，Ｒ４，ｒ８Ｊ，ｒｌ６Ｊウェイトの
対応する入力側に循環される。また、アダー５５−１か
ら発生するキャリ出力信号はエンベロープレジスタ５４
の状態検出ウェイトＲ３２Ｊ，ｒ６４ＪでＲＯＯＪのク
リア状態を検出するインバーテツドアンドゲート５７の
出力によつてゲート禁止されるインヒビツトゲート５５
−２を介して状態計数用のアダー５５−３のキャリ入力
端に印加される。即ち、アダー５５一３はエンベロープ
のクリア状態以外ではキャリ出力信号を受け入れるので
ある。そしてアダー５５−３の出力はエンベロープレジ
スタ５４のＲ３２ョ、Ｒ６４ョのウェイト入力端にイン
ヒビツトゲート５８−１，５８−２を介して循環保持さ
れるようになる。また、このエンベロープレジスタ５４
の７３２Ｊウェイト段の入力側にオアゲート５９を介し
て前記した第７図Ａに於ける演奏キーの入力指示信号が
印加されてなり、この為入力指示信号の発生によつてエ
ンベロープは直ちにアタック状態におかれるようになる
。ここで、エンベロープ状態とＲ３２ョ，Ｒ６４Ｊのウ
ェイトの２ビットのコード状態との関係を第６表に示し
ておく。第７図Ａに於ける前記同期セットレジスタ５３
の出力はアンドゲート６０、インヒビツトゲート６１の
一方入力端に印加される。

アンドゲート６）０の他方入力端には前記ＲＯＪブロッ
クアドレス信号と前記加算タイミング発生回路４３から
出力される加算タイミング信号との論理積を取るアンド
ゲート６２の出力が供給される。また、同期セットレジ
スタ５３のセットは後述詳述されるエンベローブの状態
に応じてインヒビツトゲート６３から出力されるクロッ
ク信号（これをエンベロープクロックと総称する）がオ
アゲート６４，６５を通過して入力側に印加されること
によつて行われる。尚、インヒビツトゲート６３にはエ
ンベロープレジスタ５４のオールＲＯョ状態を検出する
インヒビツトゲート６６−１〜６６−５及びインバーテ
ツドアンドゲート６６−５の直列接続出力信号が印加さ
れるため、オールＲＯョ状態ではエンベロープクロック
はこのインヒビツトゲート６３を通過しないように制御
される。而して、同期セットレジスタ５３にｒ１！信号
がセットされると、アンドゲート６２によるＲＯョプロ
ツクの加算タイミング信号に同期してアンドゲート６０
が開放され、前記アダー５５への加算タイミング信号が
発生されると共にインヒビツトゲート６１の出力が禁止
される為同期セットレジスタ５３には゜゜０゛信号が書
き込まれセットが解除される。そして、アンドゲート６
０から出力された加算タイミング信号はアンドゲート６
７−１〜６７−５にゲート開放信号として供給され、後
述するエンベロープ用のアダー５５への加算値が供給さ
れるようになり、これによつてアタック、デイケイ、リ
リース状態でのエンベロープ時間経過が推移するように
なる。即ち、同期セットレジスタ５３はエンベロープ用
のアダー５５に印加される加算値を楽音波形の１０ョプ
ロツクアドレスに同期させるためのものである。また同
期セットレジスタ５３の出力がＲＯョでエンベロープレ
ジスタ５４がオールＲＯＪ時にはインヒビツトゲート６
８より後述するリセット信号が出力される。前記エンベ
ロープレジスタ５４のｒ１ョ，Ｒ２Ｊ，ｒ４ｊ，ｒ８Ｊ
，ｒｌ６ョウエイトの５ビット出力はウェイトシフト回
路６９のイクスクルーシブオアゲート６９−１〜６９−
５に夫々供給される。第７図Ｃに於けるスイッチＳｌ，
Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６はα，β別音量曲線形式
指示スイッチであり、Ｓｌ，Ｓ３，Ｓ５のスイッチの組
はα音量曲線形式のアタックＡ１デイケイＤ１リリース
Ｒを夫々指示し、Ｓ２，Ｓ４，Ｓ６のスイッチの組はβ
音量曲線形式のＡ，Ｄ，Ｒを夫々指示する。

即ち、音量曲線形式の種類は第１３図に示した通り３ケ
のスイッチて７通り指示出来るものであり、本例ではこ
の音量曲線形式を２種類同時に選ぶことができ一方をα
（スイッチＳｌ，Ｓ３，Ｓ５で選択）、他方をβ（スイ
ッチＳ２，Ｓ４，Ｓ６で選択）として呼称するものであ
る。従つてα，β別音量曲線形式の組み合わせ指示の種
類は第１４図に示したようになる。第７図Ａの前述した
ブロックアドレスの波形プログラム指定部３５は第１図
乃至第３図で説明した様に、楽音波形の１周期をＲＯョ
〜Ｒｌ５Ｊで示すＲｌ６ョのブロックアドレスの夫々で
、波形の立上り、立下りの微分係数値を１＋ョ（アップ
）、一（ダウン）を伴つて指示するものであり、更に各
ブロックアドレス毎に前記したあらかじめ指定されてい
る音量曲線形式のαを指定するかβを指定するかが可能
となるもので、β指示の場合にＲｌＪ信号、α指示の場
合にＲＯＪ信号出力となる。即ち、第１５図にその指定
の一例が示されているもので、各ブロック毎に微分係数
値ＲｌＪ，ｒ２．ｊ，ｒ４Ｊ及び１＋Ｊ，ｌ−ョの指示
が成されると共に更にα，βの音量曲線形式の選択を行
うことが出来るようになつている。このように、楽音゛
波形の一周期は１６ブロックに分割され、夫々のブロッ
クを、αの群とβの群の２つの群のいずれかに属するよ
うになる。そして、波形プログラム指定部３５の詳細は
第１６図に示されるもので、ブロックアドレスＲｌＪ−
Ｒｌ５Ｊの夫々のブロック−アドレス毎に、微分係数値
ｒ１ョ，Ｒ２ョ，１４ョの絶対値を指定するスイッチＡ
１〜Ａｌ５、八〜Ｂｌ５、α／β音量曲線形式指示スイ
ッチＣ１〜Ｃｌ５、＋／一指示スイッチＤ１〜Ｄｌ５を
設けてあり、各ブロックアドレス毎のスイッチ群の共通
ラインには前記ノプロック計数レジスタ３４−１の計数
値ＲｌＪ〜Ｔ′１５ョのブロック状態検出信号が結合さ
れてなる。更に各ブロック毎の微分係数値指定スイッチ
Ａ１〜Ａｌ５、Ｂ１〜Ｂｌ５はデコーダＥ１〜Ｅｌ５を
介して夫々微分係数値ＲｌＪ，ｒ２Ｊ，ｒ４ｊの３つの
指示・信号として出力され、結局各対応する指示信号同
志がオアゲートを介して取り出されるのである。尚ブロ
ックアドレスＲＯョは常に１０ョレベルに設定されるの
でスイッチ指定はなく、従つてブロックアドレス１し〜
１５Ｊ迄が指定可能となるのノである。而して、波形プ
ログラム指定部３５でブロックアドレス毎に指定された
（−）指令信号は第７図Ｃに於けるアダー５２に供給さ
れ、微分係数値ｒ１ョ，Ｒ２．Ｊ，ｒ４ョの指令信号は
第７図Ｃのウェイトシフト回路６９に、更にβ指令信号
は第７図Ｂのイクスクルーシブオアゲート７０及び７１
に与えられる。そして、このβ指令信号は通常はイクス
クルーシブオアゲート７０を通過して、αβ別音量曲線
形式制御回路７２のインヒビツトゲート７２−１〜７２
−３及びアンドゲート７２−４〜７２−６に印加される
。従つて、アンドゲート７２−４〜７２−６はβ指示信
号（゜゜１゛）に同期し、インヒビツトゲート７２−１
〜７２−３はα指示信号（゛０゛）に同期して、αβ別
音量曲線形式指示スイッチＳ１〜Ｓ６によつて選択指示
されたα，βに応じて出力されることになり、インヒビ
ツトゲート７２−１とアンドゲート７２−４の出力はオ
アゲート７２−７に、インヒビツトゲート７２−２とア
ンドゲート７２−５の出力はオアゲート７２−８に、イ
ンヒビツトゲート７２−３とアンドゲート７２−６の出
力はオアゲート７２一９に接続されてなる。オアゲート
７２−７の出力はアンドゲート７２−１０、インヒビツ
トゲート７２−１１、７２−１２及びアンドゲート７２
−１３に供給され、オアゲート７２−８の出力はアンド
ゲート７２−１４及び前記インヒビツトゲート７２−１
２に、オアゲート７２−９の出力はアンドゲート７２−
１５に供給される。また、アンドゲート７２−１４の出
力は前記インヒビツトゲート７２−１１及びアンドゲー
ト７２−１３に印加される。更に、アンドゲート７２−
１０とインヒビツトゲート７２−１１はオアゲート７２
−１６を介してオアゲート７２−１７へ、インヒビツト
ゲート７２−１２の出力はアンドゲート７２一１８を介
してオアゲート７２−１９へ、アンドゲート７２−１３
と７２−１５はオアゲート７２一２０へ供給され、更に
オアゲート７２−１７，７２−１９，７２−２０は直列
に接続されて結局オアゲート７２−１７の出力として前
記アンドゲート５０へ供給されてなる。前記アンドゲー
ト７２−１０，７２−１４，７２−１５，７２−１８は
エンベロープ状態検出回路７３からの検出信号が接続さ
れるもので、即ち、通常はインバーテイドアンドゲート
７３−１はエンベロープのＲＯＯＪクリア状態、インヒ
ビツトゲート７３−２はアタック状態、インヒビツトゲ
ート７３−３はデイケイ状態、アンドゲート７３−４は
リリース状態を検出し、インヒビツトゲート７３−２は
アンドゲート７２−１０へ、インヒビツトゲート７３−
３はアンドゲート７２−１４、７２−１８へ、ゲート開
放信号として供給される。また、インバーテイドアンド
ゲート７３−１は前記エンベロープレジスタ５４のオー
ルＲＯＪ状態の検出信号（※印で示してあ５る第７図Ｄ
参照）と共にインヒビツトゲート７３−５に供給され、
そのインヒビツトゲート７３−５の出力は更にアンドゲ
ート７３−４と共にオアゲート７３−６を介してアンド
ゲート７２−１５にゲート開放信号として供給される。
従つて、αβ別音量曲線形式制御回路７２のオアゲート
７２−１６はアタック状態であつて音量曲線形式が第１
３図の４〜７の指示の楊合及びデイケイ状態であつて第
１３図の３と３の指示の場合に出力され、アンドゲート
７２−１８はデイケイ状態であつてアタック指示がある
場合のデイケイ指示無しである第１３図における４の指
示の場合のＲ３Ｌ指令信号を取り出すものである。また
オアゲート７２−２０はデイケイ、リリースの下り指示
である第１３図の１，３，５，７の場合にエンベロープ
係数値を反転した補数値を指示する信号としてとり出さ
れる。一方、オアゲート７２一１７はアタックＡ１デイ
ケイＤ１リリースＲのスイッチ指示があつた時のみ各ア
タック、デイケイ、リリース状態で出力され、その時の
前記加算タイミング信号をシフトメモリ４９に対するイ
ネーブル信号として出力する。前記アンドゲート７２−
１８から出力されるＲ３ｌＪ指令信号はウェイトシフト
回路６９のオアゲート６９−６〜６９−１０に供給され
、オアゲート７２−２０から出力）される補数指令信号
はイクスクルーシブオアゲート６９−１１を介して前記
したイクスクルーシブオアゲート６９−１〜６９−５に
供給される。即ち、ウェイトシフト回路６９は前記Ｒ３
Ｌ指令信号、補数指令信号が存在しない場合にはエンベ
ロターブレジスタ５４のｒ１ョ、Ｒ２．ｊ．．ｒ４Ｊ．
．ｒ８Ｊｌｌｌ６Ｊｌウェイトであられされるエンベロ
ープ係数値はイクスクルーシブオアゲート６９−１〜６
９−５を通過し、波形プログラム指定部３５から指示さ
れたブロックアドレス毎の微分係数値９１１Ｊ．ｒ２Ｊ
．１４Ｊの指定された係数値に応じてウェイトシフト（
この場合は士微分係数値×エンベロープ係数値Ｅ）が行
われその乗算値がアダー５２に供給されるようになる。

即ち、微分係数値ｒ１ョの指示信号はアンドゲート６９
−１２〜６９−１６の一方入力端に、Ｒ２Ｊの指示信号
はアンドゲート６９−１７〜６９−２１の一方入力端に
、Ｒ４ョの指示信号はアンドゲート６９−２２〜６９−
２６の一方入力端に供給される。そして、アンドゲート
６９−１２，６９−１７，６９一２２の他方入力端には
エンベロープ係数値のウェイト１１Ｊに対応した信号が
、アンドゲート６９−１３，６９−１８，６９−２３の
他方入力端にはウェイトＲ２．Ｊに対する信号が、アン
ドゲート６９−１４，６９−１９，６９−２４の他方入
力端にはウェイトＲ４ョに対応する信号が、アンドゲー
ト６９−１５，６９−２０，６９−２５の他方入力端に
はウェイトＲ８ョに対応する信号が、アンドゲート６９
−１６，６９−２１，６９−２６の他方入力端にはウェ
イトＲｌ６Ｊに対応する信号が供給されるようになる。
更に、アンドゲート６９−１２はアダー５２のウェイト
ＲｌＪの入力側に、アンドゲート６９−１３と６９−１
７はオアゲート６９−２７を介してウェイトＲ２Ｊの入
力側に、アンドゲート６９−１４，６９−１８，６９−
２２はオアゲート６９−２８，６９一２９によつてウェ
イト１４Ｊの入力側に、アンドゲート６９−１５，６９
−１９，６９−２３はオアゲート６９−３０，６９−３
１によつてウェイトＲ８ョの入力側に、アンドゲート６
９−１６，６９−２０，６９−２４はオアゲート６９−
３２，６９−３３によつてウェイト１１６ョの入力側に
、アンドゲート６９−２１と６９−２５はオアゲート６
９−３４を介してウェイトＲ３２ョの入力側に、アンド
ゲート６９−２６はウェイトＲ６４ョ．の入力側に結合
されてなる。従つて、このウェイトシフト回路６９は微
分係数値ＲｌＪ．ｌ２Ｊ、Ｒ４ョに応じて第１７図に示
した乗算値を得るようになるのである。而して、αβ別
音量曲線形式制御回路７２から出力されるＲ３し指令信
号がオ．アゲート６９−６〜６９−１０に供給された場
合にはエンベロープレジスタ５４の出力に関係なくエン
ベロープ係数値はＲ３ｌＪに強いられるようになる。ま
た、補数指令がイクスクルーシブオアゲート６９−１１
に供給されるとエンベロープレジ・スタ５４の５ビット
で表わされるエンベロープ係数値は反転され、第１７図
に示した乗算値は逆の計数値となるものである。従つて
、第１図乃至第４図に示した場合と異なる点は第１５図
から解るように各ブロックアドレス毎の乗算はα，β別
に指示された音量曲線形式に従うことであり、結局、士
微分係数値×エンベロープ係数値Ｅ（但し、Ｅはα音量
曲線形式に従う場合にはＥα，β音量曲線形式に従う場
合にはＥβとなる）となることである。

この様にしてアダー５２に入力された乗算値はシフトメ
モリ４９に供給される。即ち、α，βの２つの音量曲線
形式を指示するｊことによつて、αに従う波形とβに従
う波形を同時に指示することができ、結局、異なる波形
間では夫々の音量の立上り、立下り曲線を異ならせ得る
ようになり、その組み合わせによつて合成楽音波形を変
化に富んだものとすることができるので・ある。

この為、顕著に倍音構造の経時的変化を与えるようにな
り、効果的な音色を持つ楽音を発生させることができ、
特に金管楽器、撥弦楽器に見られる発音時にその楽器特
有な特徴を表現するのに最適てある。第７図Ｂにおいて
、スイッチＳｌＯ，Ｓｌｌ，Ｓｌ２はαβ別周期モード
指定を指示するもので、各スイッチＳｌＯ，Ｓｌｌ，Ｓ
ｌ２は周期（デューティと呼ぶ）制御回路７４に供給さ
れ、この３つのスイッチのオン、オフ状態でアンド機能
マトリックス回路７４−１より８通りの１０Ｊ−Ｒ７ョ
の数字で示されるモード指定信号が出力ラインから取り
出され、その出力ラインは、オア機能マトリックス回路
７４−２に入力される。

一方、第７図Ａに示した波形の１周期毎に計数歩進され
るサイクル数レジスタ３４−３の３ビットσ１６Ｊ．．
ｒ３２Ｊ．．１６４ョウエイト）出力もこのデューティ
制御回路７４に供給されるのであり、サイクル数計数状
態に応じてインバーテイドアンドゲート７４−３からは
第１８図ｂの出力状態が、オアゲート７４−４からはア
ンドゲート７４−５、インヒビツトゲート７４−６及び
前記インバーテイドアンドゲート７４−３の状態により
〔旬・？＋１６・３２！沁の条件である第１８図ｃの出
力状態が得られる。そして、第１８図ａに示したサイク
ル数レジスタ３４−３の〔１６〕の信号はインヒビツト
ゲート７４−７及び７４−８に供給され、前記インバー
テイドアンドゲート７４−３の出力はアンドゲート７４
−９と７４−１０に供給され、オアゲート７４−４の出
力はアンドゲート７４−１１と７４−１２に供給されて
なる。ここで、デューティとサイクル計数状態との基本
的な関係について述べると、これは第１９図に示される
様になる。

即ち、ＲＯＪで示されるのは波形出力がないサイクルを
、ＲｌＪは波形出力有のサイクルを示している。デュー
ティＲｌ３ｒｌｌ２ョ、Ｒｌｌ４ョは夫々毎回、゜゜１
゛サイクル毎、“゜２゛サイクル毎、“゜４゛サイクル
毎に波形出力をとりだす。デューティ１１１３Ｊは４′
４１′と′６５イクル計数は行わずに直ちに“６゛サイ
クル状態に設定することによつて得られる。即ち、前記
α，β別周期モード指定スイッチＳｌＯ，Ｓｌｌ，Ｓｌ
。の３ビットの組み合わせにより指定されるＲＯＪ〜Ｒ
７Ｊの数字で対応付けるモードのうちＲ６Ｊ及びＲ７ｌ
のモード指定の場合オア機能マトリックス回路７４−２
から出力Ｋ１出力信号が発生し、アダー３６のウェイト
Ｒ６４Ｊの出力信号と共にアンドゲート７４−１３に供
給し、その出力信号をオアゲート７４−１４を介してサ
イクル数レジスタ３４−３のウェイト１３２Ｊに供給し
、゛゜４゛，“５゛のサイクル状態を飛ばすのである。
また、オア機能マトリックス回路７４−２のＫ２出力は
オアゲート７４−１５へ、Ｋ３出力はオアゲート７４−
１６へ、Ｋ４出力はインヒビツトゲート７４−７を介し
てオアゲート７４−１５へ、？出力はインヒビツトゲー
ト７４−８を介してオアゲート７４−１６へ、Ｋ６出力
はアンドゲート７４−９を介してオアゲート７４−１７
へ、Ｋ７出力はアンドゲート７４−１０を介してオアゲ
ート７４−１８へ、Ｋ８出力はアンドゲート７４−１１
を介してオアゲート７４−１９へ、Ｋ９出力はアンドゲ
ート７４−１２を介してオアゲート７４−２０へ接続さ
れ、更にオアゲート７４一１５，７４−１７，７４−１
９は直列接続されて出力Ｘ１（α）を、オアゲート７４
−１６，７４−１８，７４−２０は直列接続されて出力
Ｘ２（β）を取り出すのである。従つて、出力Ｘ１（α
），Ｘ２（β）に発生する出力信号はαβ別周期モード
指定の数字ＲＯＪ−Ｒ７Ｊに対応して第２０図に示した
ようになる。即ち、出力Ｘ１（α）からは、α指示によ
る波形に基づいて周期Ｍが、出力Ｘ２（β）からはβ指
示による波形に基づく周期Ｎが取り出されるのである。
従つて、周期モードＲＯＪ−Ｒ５Ｊでは周期Ｍ，Ｎは共
に整数であるが、周期モードＲ６ぁＲ７ョでは周期Ｍ，
Ｎの一方が整数ならば他方は非整数の関係に周期制御さ
れるようになる。更に、出力Ｘ１（α）、Ｘ２（β）は
夫々インヒビツトゲート７５、アンドゲート７６に供給
され、通常はイクスクルーシブオアゲート７１よりα／
β指示信号に同期してα指示信号（“０゛）ではインヒ
ビツトゲート７５が、β指示信号（゜゜１゛）ではアン
ドゲート７６が開かれ、それら出力は更に後述詳述され
るインヒビツトゲート１７，７８を介してオアゲート７
６から出力され第７図Ｃのアンドゲート５１に供給され
る。ここで、スイッチＲ１はイクスクルーシブオアゲー
ト７１に接続されており、操作によつて波形プログラム
指定部３５から出力されるブロックアドレス毎のα／β
指示信号を反転する為に設けられており、従つてアンド
ゲート７６はα指示信号に、インヒビツトゲート７５は
β指示信号に同期して出力されるようになる為、出力Ｘ
１がβ、出力Ｘ２がαのデユテイとなる。

スイッチＲ２は後述するＰ信号及びその反転信号Ｆが夫
々供給されるインヒビツトゲート８０，８１に接続され
、αβを分離するか非分離かの指示を行うもので、操作
時にはインヒビツトゲート８０，８１からは出力は得ら
れず、従つてインヒビツトゲート７７，７８からは夫々
のモード指定によるα，β別のデユテイを表わすＸ１（
α），Ｘ２（β）（但しスイッチＲ１の時にはＸ１（β
），Ｘ２（α）となる）信号が取り出される。スイッチ
Ｒ２の非操作ではインヒビ”ツトゲート８０，８１から
は夫々Ｐ信号、Ｆ信号（但し、後述するが重奏指示のと
きのみ発生する）が出力され、前記各レジスタの偶数ラ
インメモリはαで、奇数ラインメモリはβで指示される
ようになり、これを一覧表で解り易く示したのが第２１
図である。尚、この場合スイッチＲ２及び次に説明する
Ｒ３のスイッチ指定は成されていない場合について示し
てある。又、スイッチＲ２による非分離指示は重奏のと
きのみ有効となるものである。スイッチＲ３はイクスク
ルーシブオアゲノート７０に接続され、これが操作され
た場合には波形プログラム指定部３５でブロック毎に指
定されたα／β指示信号は反転されるようになる。即ち
第２１図に示した表においもα／βの関係は全て逆にな
る。この様にαβ別周期モード指定によりオクターブ操
作を行うことが出来、楽音波形のデユテイが変化し音色
もオクターブ毎に異ならせることが出来るので効果的な
機能となる。

また、第２１図のα／β非分離動作を参照するに、モー
ド指定Ｒ６ョの場合はα：βは１：１．５の周期となり
βはαに対して完全４度低い音となり、モード指定Ｒ７
Ｊの場合はβはαに対して周期が２倍となるが、βの波
形はαの周期の２１３倍と２倍の周期の合成と考えられ
、βはαに対して完全５度高い成分とオクターブ低い成
分の音となる。第７図Ｄに於いて、スイッチＴ１は通常
のトレモロ（トレモロ平と呼ぶ）指示スイッチであり、
Ｔ２は操作中のみトレモロがかかるタツチトレモ口指示
スイッチであり、タツチトレモロを指示する場合にはト
レモロ平指示スイッチを開放しておくのである。

スイッチＴ３，Ｔ４，Ｔ５はトレモロの深さ（振幅値と
呼ぶ）を指示するスイッチであり順に最大ＲＬ（１００
％の深さ）、１１１２ョ（５０％の深さ）、Ｒｌｌ４ョ
（２５％の深さ）を指定できる。スイッチＴ１若しくは
Ｔ２の指定信号はオアゲート８２を介してアンドゲート
８３−１〜８３−３に供給される為、指定された振幅値
の出力指示信号が取り出されトレモロ制御回路８４に供
給される。而して、アンドゲート８３−１〜８３−３は
オアゲート８４−１若しくは８４−２を介してアンドゲ
ート８４−３，８４−４に与えられる。また、アンドゲ
ート８３−２の出力はエンベロープレジスタ５４のＲ６
４ョウエイｉ〜・出力が結合されるアンドゲート８４−
５を介してオアゲート８４−６、アンドゲート８４−７
に供給される。従つてデイケイ状態及びリリース状態で
はエンベロープレジスタ５４のウェイト１１６ョは常に
゜′Ｆ゛となる。更に、リリース状態を検出するアンド
ゲート８４一８の出力は前記アンドゲート８４−３に与
えられており、その出力は後述するマンドリン指定以外
で開放可能なインヒビツトゲート８４−９を介してオア
ゲート８４−１０より出力信号として取り出される為、
インヒビツトゲート８４−７はリリース状態では開かれ
ず、インヒビツトゲート８４一１１が開放可能となる。
一方、トレモロ指示ではエンベロープレジスタ５４のＲ
６４ョウエイトの出力が前記アンドゲート８４−４に供
給され、その出力はオアゲート８４−１２を介してエン
ベロープレジスタ５４のＲＬウェイトに常にＲｌＪ信号
を供給するため、１００Ｊのクリア状態にはならず、デ
イケイ状態の操り返しとなる。アンドゲート８３−３の
出力はエンベロープレジスタ５４のウェイト１もの出力
が与えられアンドゲート８４−１３を介してオアゲート
８４−１４，８４−１５に与えられると共にインヒビツ
トゲート８４−１６にも供給される。このインヒビツト
ゲート８４−１６は前記インヒビツトゲート８４−７と
同様にリリース状態では開かれず、この状態ではインヒ
ビツトゲート８４−１７，８４−８が開放可能となる。
また、エンベロープレジスタ５４のウェイトＲ３２ョの
出力は後述するトレモロ撥指示スイッチＴ６のときにの
み有効なアンドゲート８４−１９が結合されるインヒビ
ツトゲート８４一２０を介して、更にインヒビツトゲー
ト８４一２１に与えられる。即ち、インヒビツトゲート
８４−２１にはアンドゲート８４−４からのゲート出力
禁止信号が印加されている為、トレモロ指示では開かれ
ず常に゜“０゛出力となる。従つて、エンベロープ状態
検出回路７３はインヒビツトゲート７３−３のデイケイ
状態の出力信号しか取り出されない。即ち、トレモロ指
示スイッチＴｌ，Ｔ２においては、エンベロープレジス
タ５４のエンベロープ係数値は音量曲線形式（第１３図
参照）に応じて、振幅値１１１，１１２，１１４の深さ
指示によつて第２２図から第２４図に示した如き例とな
る。尚、第１３図に於ける音量曲線形式１，４，５，に
ついてはトレモロはかからないのである。Ｔ６はトレモ
ロ撥指示スイッチであり、これが操作されるとアンドゲ
ート８４−１９からはリリース状態で且つエンベロープ
レジスタ５４が１１６ョ以上になる条件で出力されるイ
ンヒビツトゲート８４一２２の出力信号が通過するよう
になる。更にエンベロープレジスタ５４のＲＯＯョのク
リア状態が状態検出回路７３のインバーテイドアンドゲ
ート７３−１で検出されると、インヒビツトゲート７３
一５、オアゲート７３−６を介してアンドゲート７２−
１５にリリース指示信号として出力される”のである。
従つて、リリース状態での前半は後述するデイケイクロ
ツク信号で動作し、結局第２５図Ａ，Ｂに示した如く（
但し、トレモロ深さ１１１指定の場合）音量曲線形式に
応じた撥弦音的なトレモロとなり、効果的な機能となる
のである。タツチトレモロ指示スイッチＴ２はトレモロ
平指示スイッチＴ１をあらかじめオフ状態にしておいた
ときに有効で、操作中のみにトレモロ効果を得るのであ
る。エンベロープレジスタ５４のＲ３２ョ，Ｒ６４Ｊウ
ェイト段の出力状態により、インヒビツトゲート８５で
アタック状態検出信号５を、インヒビツトゲート８６に
よりデイケイ状態検出信号４を、アンドゲート８７とイ
ンヒビツトゲート８８の直列回路によりリリース検出信
号１を、前記したインバーテイドゲート６６−６の出力
によりハイリリース検出信号５を、アンドゲート８９と
９０の直列回路によりスローリリース検出信号ｅを取り
出すようにする。

また、９１はハイリリース指定の同期セットレジスタで
あり、１ビットのラインメモリを８本有し、シフトパル
スφ。でシフト動作をする。而して、ハイリリース５は
演奏キーのオフ時（特にオルガン音のような定常音指定
の時）のクリック音防止の為の比較的速い減衰を意味す
るものである。その為の後述する０ｈｒセット信号が出
力されるとその信号は、オアゲート９２を介して入力指
示信号が無い時に開かれるインヒビツトゲート９３及び
第７図Ａに於けるアンドゲート６２の反転信号で開かれ
るインヒビツトゲート９４を介してハイリリース同期セ
ットレジスタ９１に入力される。インヒビツトゲート９
３の出力信号はアンドゲート６２の出力信号（１０Ｊブ
ロックアドレス信号発生時の加算タイミング）に同期し
てアンドゲート９５、エンベロープ状態のＲＯＯ．Ｊ以
外の状態でゲートが開かれるインヒビツトゲート９６、
オアゲート６４及びオアゲート６５を介して前記したエ
ンベロープクロック用の同期セットレジスタ５３に入カ
セットしてハイリリース動作を行わせるようになる。以
上では本システムの心臓部となる構成について説明した
。

次に第７図Ａ，Ｂ，Ｃ，Ｄの回路構成を制御するタイミ
ング関係、エンベロープ制御用の各種クロック信号、重
奏制御信号、演奏キー群、キー入力制御等について、第
２６図の図面接続状態にある第２７図Ａ，Ｂの回路構成
図を用いて説明する。原クロック発生器１００から出力
される基本クロック信号φ。

（例えば２７２５１０Ｈｚ）は第７図Ａ及びＤのレジス
タ２０，２１，３４，５３，５４を構成している８本の
ラインメモリの１循に相当する計数を行うラインカウン
タ１０１に供給される。このラインカウンタ１０１は３
ビットで８進のバイナリ計数動作を行うもので、各ビッ
ト段の出力（第２８図ａ参照）は制御タイミング発生回
路１０２に供給されてなる。この制御タイミング発生回
路１０２には重奏指示スイッチＷからのＷ１（非重奏指
示）、Ｗ２（２重奏指示）、Ｗ３（４重奏指示）の接点
位置での各指示信号が供給されており、従つて出力５に
はインヒビツトゲート１０２−１、インバーテイドアン
ドゲート１０２−２を介して第２８図ｂに示した出力信
号が、非重奏指示ではオアゲート１０２−３，１０２−
４を介して出力５にＲｌＪ信号及びオアゲート１０２一
５，１０２−６を介して出力６に０し信号が出力される
。また、２重奏指示ではアンドゲート１０２−７、オア
ゲート１０２−３，１０２−４を介して出力５に第２８
図Ｃに示した出力信号が、更にインヒビツトゲート１０
２−８、オアゲート１０２−９、オアゲート１０２−５
，１０２−６を介して出力６に第２８図Ｃに示した出力
信号が得られる。４重奏指示ではアンドゲート１０２一
１０，１０２−１１、オアゲート１０２−４を介して出
力五より第２８図ｄに示した出力信号が、またインヒビ
ツトゲート１０２−１２，１０２一１３、オアゲート１
０２−６を介して出力６より第２８図ｄに示した出力信
号が発生する。

重奏指示スイッチＷの接点Ｗ４の８重奏指示信号、４重
奏指示信号、２重奏指示信号及び前記ラインカウｌンタ
１０１の各ビット段出力は重奏タイミング信号発生回路
１０３に供給される。而して、オアゲート１０３−１か
らは４重奏指示信号若しくは８重奏指示信号が、オアゲ
ート１０３−２からは重奏有（２，４，８重奏のいずれ
の指示でも出力さ・れる）信号が出力される。このオア
ゲート１０３一２の重奏有信号はアンドゲート１０３−
３、インヒビットゲート１０３−４に供給される為、ラ
インカウンタ１０１のウェイトｒ１ョの出力信号が第２
８図ｅに示した如くのＰ信号、Ｆ信号とし）て夫々のゲ
ートより出力され、第７図Ｃのインヒビツトゲート８０
，８１に印加されることになる。また、オアゲート１０
３−２から出力される重奏有信号はアンドゲート１０３
−５に供給される為、その出力よりラインカウンタ１０
１のウエイトＲｌＪの出力信号が取り出され、オアゲー
ト１０４を介して１＋１ョ指令信号として出力される。
また、オアゲート１０３−１の出力はアンドゲート１０
３−６に供給される為、ラインカウンタ１０１のウェイ
トＲ２ョからの出力信号が出力され、オアゲート１０３
−７を介してオアゲート１０３−８に供給される。また
、２重奏指示信号はインヒビツトゲート１０３−９に供
給されその出力からラインカウンタ１０１の反転信号が
取り出されオアゲート１０７を介してオアゲート１０３
−８に印加される。更に、オアゲート１０３一２から出
力される重奏有信号はオアゲート１０３一１０を介して
反転出力信号としてオアゲート１０３−８に印加される
。また、このオアゲート１０３−１０にはビブラート指
定スイッチＢの操作信号が印加される。即ち、オアゲー
ト１０３−８の出力はオアゲート１０５を介して２重奏
、４重奏指示によつて第２８図Ｂ（７）Ｇ，ｉに示した
出力信号を出力することになる。又、８重奏指示信号が
アンドゲート１０３−１１に供給されるとラインカウン
タ１０１のウェイトＲ４Ｊの出力信号がこのアンドゲー
ト１０３−１１より出力され、オアゲート１０６を介し
て第２８図Ｂ（７）ｋに示した信号として出力される。
従つて第２８図ＢのＦ，ｇに示したタイミング信号は２
重奏指定の時に夫々オアゲート１０４，１０５から出力
され、第２８図Ｂ（７）Ｈ，ｉに示したタイミング信号
は４重奏指定の時に夫々オアゲート１０４，１０５から
出力され、更に第２８図Ｂ（７）Ｊ，ｋ，ｌに示したタ
イミング信号は８重奏指定の時に夫々オアゲート１０４
〜１０６から出力され、第７図Ａに示したアンドゲート
６７−１〜９７−３に印加され、１０ョプロツクアドレ
ス信号に同期して追加加数値としてアダー４０に供給さ
れるようになる。即ち、重奏指示での前記迫加加数値は
各ラインメモリに周波数微差を付ける為に用いられるの
である。前記制御タイミング発生回路１０２から出力さ
れる前記出力５，０，８のタイミング信号は入力制御回
路１０７に供給されると共に出力５からのタイミング信
号は第２７図Ｂのオクターブカウンタ１０８にも供給さ
れる。

即ち、このオクターブカウンタ１０８は８φｏの８ライ
ンタイム毎に計数歩進される３ビット８進のバイナリカ
ウンタであり、その中の下位２ビット（ウェイトＲｌＪ
，ｒ２Ｊ）が４オクターブのコード状態として第７図Ａ
のオクターブ入力コードとなる（第２９図Ａのａ参照）
。このオクターブカウンタ１０８の３ビットの各段出力
は同期信号発生回路１０９に供給されると共にデコーダ
１１０にも与えられる。而して、この３ビットのオール
ＲＯＪ計数状態がインバーテイドアンドゲート１０９−
１、インヒビツトゲート１０９−２によつて検出され、
検出出力４として第２９図Ａ（７）ｂに示したタイミン
グ信号が取り出され、音階カウンタ１１０に計数歩進信
号として印加される。この音階カウンタ１１１は下位２
ビットが３進のバイナリ計数器としてなり、そのキャリ
でもつて上位置ビットの２進の計数器を動作させるもの
である（第２９図Ａ（７）ｃ参照）。尚、実際にはカウ
ンタ１０８の最上位ビットとの組み合わせの４ビットて
音階カウンタを構成しており、従つてこの４ビット出力
が第７図Ａの音階入力コードとなるのである。このカウ
ンタ１１１は同期信号発生回路１０９に供給されると共
にデコーダ１１２にも印加される。デコーダ１１０の出
力１〜８の８出力からは第２９図Ｂ（７）ｄに示した如
くの異なるタイミング信号が出力され演奏キー群１１３
の８本の縦ラインに印加される。この演奏キー群１１３
は４８個の演奏キーがマトリックス状に配置され、６本
の出力ラインがキー操作タイミング検出回路１１４のア
ンドゲート１１４−１〜１１４−６に夫々供給されるよ
うになる。このアンドゲート１１４−１〜１１４−６に
はデコーダ１１２の出力８〜［Ｆ］から発生する異なる
６個のタイミング信号（第２９図Ｂ（７）ｅ参照）が夫
々順に結合されている。而して、アンドゲート１１４−
１〜１１４−６の出力はオアゲート１１４−７〜１１４
−１１の直列回路によつてその出力より４８個の演奏キ
ーのうちの操作された対応するキー入力タイミング信号
が取り出され、入力制御回路１０７のキー入力Ｆ／Ｆｌ
Ｏ７−１に入力される。同期信号発生回路１０９から出
力されるタイミング信号はカウンタ１０８，１１１の計
数状態に応じて検出するようになり、出力６からは第２
９図Ｂ（７）ｆに示すタイミング信号がインヒビツトゲ
ート１０９−３〜１０９−５を用いて検出され、出力１
からは第２９図Ｂ（７）ｇに示すタイミング信号がイン
バーテイドアンドゲート１０９−１、インヒビツトゲー
ト１０９−２，１０９−６，１０９−７，１０９−８を
用いて検出される。

更に出力４からは第２９図Ｂ（７）ｈに示すタイミング
信号がアンドゲート１０９−９、インヒビツトゲート１
０９−１０，１０９−１１を用いて検出され、出力５か
らはカウンタ１１１のＳ４の出力信号が、出力１からは
第２９図Ｂ（７）ｉに示すタイミング信号がインヒビツ
トゲート１０９−１２を用いて検出され、出力１からは
第２９図Ｂ（７）ｊに示すタイミング信号がアンドゲー
ト１０９−１３、インヒビツトゲート１０９−１４を用
いて検出され夫々出力されるのてある。各種クロック時
間発生回路１１５のシフトレジスタ１１５−１は２４ビ
ットでダイナミックに動作するものて前記制御タイミン
グ発生回路１０２の出力５からの８ラインタイム毎のク
ロック信号によつてシフトされる。

従つて、このシフトレジスタ１１５−１の１循は前記カ
ウンタ１０８の８進とカウンタ１１１の３進との計２植
に同期するのである。このシフトレジスタ１１５−１は
８ビット単位に第１計数部、第２計数部、第３計数部の
独立した計数部を有しており、第１計数部及び第２計数
部はビブラート及びエンベロープのタイムクロック信号
の発生の為に使用され、第３計数部は後述する新キー有
時の所定時間のタイム計数に使用される。基本的には第
１計数部は同期信号発生回路１０９の出力１のタイミン
グ信号（第２９図Ｂ参照）で動作する８ビットのバイナ
リカウンタであり、第２計数部は出力５からのタイミン
グ信号で動作する下２ビットが３進カウンタをする８ビ
ットのバイナリカウンタ、第３計数部は出力６からのタ
イミング信号で動作する８ビットのバイナリカウンタで
ある。而して、このシフトレジスタ１１５−１の出力ｄ
１からの出力信号はオアゲートを介してアダー１１５−
３に供給され、更にその出力はシフトレジスタ１１５−
１の入力側に循環されるようになる。また、アダー１１
５−３からのキャリ信号はキャリＦ／ＦｌＯ７−２を介
してインヒビツトゲート１１５−４に印加される。この
インヒビツトゲート１１５−４は前記同期信号発生回路
１０９の出力１のタイミング信号発生時に出力禁止され
るようになるもので、その出力はオアゲート１１５−５
を介してアダー１１５−３に印加される。また、前記出
力１のタイミング信号はインヒビツトゲート１１５−６
を介してオアゲート１１５−５にも入力される。シフト
レジスタ１１５−１の出力４はインバーテイドアンドゲ
ート１１５−７、インヒビツトゲート１１５−８に、出
力Ｄ３はインヒビツトゲート１１５一９及びアンドゲー
ト１１５−１０に、出力Ｄ４はインヒビツトゲート１１
５−１１及びアンドゲート１１５−１２に、出力屯はイ
ンヒビツトゲート１１５−１３及びアンドゲート１１５
−１４に、出力↓はインヒビツトゲート１１５−１５及
びアンドゲート１１５−１６に、出力Ｄ７はアンドゲー
ト１１５−１７に印加される。また、インバーテイドア
ンドゲート１１５−７、インヒビツトゲート１１５−９
，１１５−１１，１１５−１３，１１５−１５には夫々
順に前段のアンドゲート１１５一１０，１１５−１２，
１１５−１４，１１５−１６，１１５−１７が印加され
、各アンドゲートの出力はワンショットのクロック（８
φｏのタイム幅）として取り出されるのである。また、
インヒビツトゲート１１５−８には出力ｄ１が印加され
、その出力はアンドゲート１１５−１８に供給される。
このアンドゲート１１５−１８には前記同期信号発生回
路１０９の出力１のタイミング信号が印加され、オアゲ
ート１１５−２を介してアダー１１５−３に印加される
。即ち、第２計数部の下２ビットの３進カウントの制御
を行うのである。シフトレジスタ１１５−１の出力ｄ１
はアンドゲート１１５−１９に、アンドゲート１１５−
１４の出力はアンドゲート１１５−２０に印加され、そ
れら出力は前記同期信号発生回路１０９の出力４のタイ
ミング信号に同期してチヤタリング防止用の時間を決め
る為のフリップフロップ１１５−２１（ディレィ無し）
に夫々リセット、セット信号として供給される。さて、
１１６はビブラートクロツク選択回路でありアンドゲー
ト１１６−１にはアンドゲート１１５−１０からのタイ
ムクロック信号が、アンドゲート１１６−２にはアンド
ゲート１１５−１２からのタイムクロック信号が結合さ
れ、それらアンドゲート１１６−１，１１６−２の出力
はオアゲート１１６−３を介してアンドゲート１１６一
４、インヒビツトゲート１１６−５に結合される。

更に、インヒビツトゲート１１６−５の出力は前記同期
信号発生回路１０９の出力１のタイミング信号が印加さ
れるアンドゲート１１６−６に、アンドゲート１１６−
４の出力は前記出力４のタイミング信号が印加されるア
ンドゲート１１６−７に供給され、それらアンドゲート
１１６−６，１１６−７の出力はオアゲート１１６−８
を介してビブラートクロツク信号φＢとして出力される
。即ち、このビブラートクロツク信号φ８はビブラート
クロツク選択スイッチＳＡ，Ｓ８の選択指定によつて異
なるタイムクロック信号となるのである。ＳＡスイッチ
は第３０図から解るようにシフトレジスタ１１５−１の
第１の計数部で決まるタイムクロック信号を取り出すの
か、第２の計数部で決まるタイムクロック信号を取り出
すのかを指定するものである。而して、ビブラートクロ
ツク信号φＢは第２７図Ａに於ける８進のバイナリのカ
ウンタ１１７に計数歩進信号として印加される。このカ
ウンタ１１７は各出力段から第３１図ａの信号を発生し
、ビブラート制御回路１１８に印加される。そして、こ
の計数状態により、出力ｅ１には第３１図ｂに示すタイ
ミング信号がインヒビツトゲート１１８−１、アンドゲ
ート１１８−２によつて検出され、出力Ｅ２には第３１
図ｃに示すタイミング信号がインヒビツトゲート１１８
一３、アンドゲート１１８−４によつて検出され、出力
Ｅ３には第３１図ｄに示すタイミング信号がアンドゲー
ト１１８−５，１１８−６によつて検出され、出力Ｅ４
には第３１図ｅに示すタイミング信号がインバーテイド
アンドゲート１１８−７、アンドゲート１１８−８によ
つて検出され、出力Ｅ５には第３１図ｆに示すタイミン
グ信号がインヒビツトゲート１１８−９によつて検出さ
れ、更に出力Ｅ６には第３１図ｇに示すタイミング信号
がインヒビツトゲート１１８−１０によつて検出される
。結局出力Ｅ７では第３１図ｈに示すタイミング信号が
出力Ｅｌ，ｅ３，ｅ６のオアをとるオアゲート１１８−
１０，１１８−１１の直列回路によつて検出され、出力
Ｅ８では第３１図１に示すタイミング信号が出力Ｅｌ，
ｅ２，ｅ５の論理和をとるオアゲート１１８−１３，１
１８−１４の直列回路によつて検出されるようになる。
従つて、出力Ｅ７，ｅ８，ｅ４のタイミング信号はビブ
ラート指定スイッチＢの操作指定時にアンドゲート１１
８−１５〜１１８−１７、オアゲート１０４〜１０５を
介して第７図ＡにおけるＲＯＪブロック信号が供給され
るアンドゲート９７−１〜９７−３に出力されるのであ
る。即ち、ビブラート指定時にはカウンタ１１７のカウ
ント値に従つてΔＰｌ，ΔＰ２，ΔＰ４が出力される。
１１９は第７図Ｄのインヒビツトゲート６３に印加され
るエンベロープクロックを選択するエンベクロツクセレ
クト回路である。

ＲＡ，ＲＢはリリース状態でのタイムクロック信号を選
択するスイッチ、ＤＡ，ＤＢはデイケイ状態でのタイム
クロック信号を選択するスイッチ、ＲＯはスローリリー
スクロツク信号の選択スイッチであり、また０Ａはオル
ガン音的（定常音）エンベロープ指定スイッチである。
前記アンドゲート１１５−１２から出力されるタイムク
ロック信号はアンドゲート１１９−１〜１１９−３へ、
アンドゲート１１５−１４から出力されるタイムクロッ
ク信号はアンドゲート１１９−４〜１１９−６へ、アン
ドゲート１１５−１６から出力されるタイムクロック信
号はアンドゲート１１９−７〜１１９゛−９へ、アンド
ゲート１１５−１７から出力されるタイムクロック信号
はアンドゲート１１９−１０，１１９−１１へ印加され
る。更に、アンドゲート１１９−１，１１９−４，１１
９−７，１１９−１０の夫々にはＲＢスイッチの選択接
点出力が印加され、それらアンドゲートの出力はオアを
とるオアゲート１１９−１２〜１１９−１４の直列回路
に供給されその出力はアンドゲート１１９一１５、イン
ヒビツトゲート１１９−１６に結合される。前記同期信
号発生回路１０９の出力ｆの゛タイミング信号はアンド
ゲート１１９−１７〜１１９−１９へ、出力ｇのタイミ
ング信号はアンドゲート１１９−２０〜１１９−２２に
印加される。前記アンドゲート１１９−１５、インヒビ
ツトゲート１１９−１６は夫々アンドゲート１１９一２
０，１１９−１７に与えられ、その出力はオアゲート１
１９−２３を介して第７図Ｄのりソー又状態検出信号が
印加されるアンドゲート１１９−２４を介してリリース
クロック信号φ８として出力するのである。ＲＡスイッ
チは第３０図からｌ解るようにシフトレジスタ１１５−
１の第１の計数部で決まるタイムクロック信号を取り出
すのか、第２の計数部で決まるタイムクロック信号を取
り出すかを指定するものである。アンドゲート１１９−
２，１１９−５，１１９−８の夫々にはＤＢスイッチの
選択接点出力が印加され、それらアンドゲートの出力は
オアをとるオアゲート１１９−２５，１１９−２６の直
列回路に供給されその出力はアンドゲート１１９−２７
、インヒビツトゲート１１９−２８の夫々に供給される
。更に、このアンドゲート１１９−２７、インヒビツト
ゲート１１９−２８の出力は夫々アンドゲート１１９−
２１，１１９−１８、オアゲート１１９一２９を介して
アンドゲート１１９−３０に供給され、第７図Ｄのデイ
ケイ状態検出信号時にデイケイクロツク信号を出力する
ようになる。次に、アンドゲート１１９−６，１１９−
９，１１９−１１の夫々にはスイッチＲ。の選択接点出
力が印加され、それらアンドゲートの出力はオアをとる
オアゲート１１９−３１，１１９−３２の直列回路に供
給されその出力は第７図Ｄから供給されるスローリリー
ス状態検出信号の発生時にアンドゲート１１９−３３，
１１９−１９を介してスローリリースクロツク信号φ５
，を取り出す。アンドゲート１１９−３はオアゲート１
１９−３７を介して第７図Ｄから供給されるハイリリー
ス状態検出信号、若しくはアタック状態検出信号の発生
時に出力され、アンドゲート１１９−２２よりハイリリ
ースクロック信号φ７若しくはアタッククロック信号φ
９として出力される。而して、アンドゲート１１９−２
４から出力今れるリリースクロック信号φ８、アンドゲ
ート１１９−３０から出力されるデイケイクロツク信号
φ。、アンドゲート１１９−１９から出力されるスロー
リリースクロツク信号φＳ，、アンドゲート１１９−２
２から出力されるハイリリースクロック信号φＨｒの夫
々のタイムクロック信号はオアゲート群１１９−３４，
１１９−３５，１１９−３６の直列回路の出力よりエン
ベロープクロック信号として第７図Ｄのインヒビツトゲ
ート６３に供給される。１２０はアタック状態、デイケ
イ状態、リリース状態、スローリリース状態、ハイリリ
ース状態で第７図Ｃのエンベロープ用のアダー５５に供
給される加算値指定回路であり、エンベロープ係数値を
指定された加算値だけ１＋Ｊ，ｒ−ョすることによつて
時間経過に伴うエンベロープの立上り、立下り時間を急
速制御出来るようにするのである。

即ち、Ａａスイッチは５接点の選択スイッチであり、各
接点出力はアタック状態検出信号が印加されるアンドゲ
ート１２０−１〜１２０−５を介して夫々１＋１ｊｒ＋
２ＪＪ＋４１ｒ＋８．Ｊ，１＋３２ョの加算値指令信号
をオアゲート１２０一６〜１２０−１０を介して出力す
る。Ｄａスイッチは５接点の選択スイッチであり、各接
点出力はデイケイ状態検出信号が印加されるアンドゲー
ト１２０−１１〜１２０−１５、オアゲート１２０一６
〜１２０−１０を介して夫々１＋１Ｊｒ＋２ョ，１＋４
ョ，ｒ＋８Ｊ，ｒ＋３２ョ加算値指令信号として出力す
る。また、リリース状態検出信号の発生時にはオアゲー
ト１２０−１６を介して１十１ョ加算指令信号を、スロ
ーリリース状態検出信号の発生時にはオアゲート１２０
−１７を介して１＋１Ｊ加算値指令信号を、ハイリリー
ス状態検出信号の発生時にはオアゲート１２０−１８を
介して１＋８Ｊ加算値指令信号を得ることになり、この
加算値が第７図Ｃのアダー５５にアンドゲート６７−１
〜６７−５を介して供給される。結局、アンドゲート１
１５−１０，１１５−１２，１１５−１４，１１５−１
６，１１５−１７から出力される第１計数部、第２計数
部に於ける夫々異なるタイムクロック信号はビブラート
クロツク選択回路１１６及びエンベクロツクセレクト回
路１１９により夫々の指示に応じて第３０図の“Ｏ゛印
で示した個所が選択され、更に、その選択されたタイム
クロック信号に同期してエンベロープ用のアダー５５に
対する加算値がセレクト出来るのである。第３２図、第
３３図及び第３４図は、夫々アタック、デイケイ、リリ
ース状態でのエンベロープ係数値の経時変化についての
例を示したものである。

次に、前述したキー操作タイミング検出回路１１４から
出力される操作された演奏キーに対応するタイミング信
号（８φｏのタイム幅）はキー入力同期Ｆ／ＦｌＯ７−
１に入力され、その出力はアンドゲート１０７−３に印
加される。

このアンドゲート１０７−３はチヤタリング防止用のフ
リップフロック１１５−２１のセット出力に同期し”て
出力され、インヒビツトゲート１０７−４に供給される
ことによりキーオン信号を発生する。即ち、インヒビツ
トゲート１０７−４は後述詳述されるが演奏キーの数（
この場合４８個）に対応した４８ビットのシフトレジス
タ１０７−５の出力が６６０１の時の最初でワンショッ
トの新キー操作によるキーオン信号を得てアンドゲート
１０７−６に供給する。このアンドゲート１０７−６は
第７図Ａに示したインヒビツトゲート６８から出力され
るリセット信号（エンベロープレジスタ５４の中のクリ
アされている空ラインメモリを示す）に応答して空ライ
ンメモリに新キーの音高入力データ及びエンベロープの
アタック状態のセットを行う前述した入力指示信号を発
生する。しかも、重奏指示状態に応じて複数のラインメ
モリを指定する入力指示信号となる。即ち、第７図Ａの
インヒビツトゲート６８から出力されるリセット信号は
入力制御回路１０７のアンドゲート１０７−７、インヒ
ビツトゲート１０７−８に供給される。アンドゲート１
０７−７の出力はオアゲート１０７一９、インヒビツト
ゲート１０７−１０を介して保持されると共に前記イン
ヒビツトゲート１０７−８によつて出力禁止とされるイ
ンヒビツトゲート１０７−１１に入力結合される。又ア
ンドゲート１０７−７、インヒビツトゲート１０７−８
には制御タイミング発生回路１０２からの出力Ｏ１即ち
２重奏指定、４重奏指定の第２８図Ａ（７）Ｃ，ｄに示
した信号及び重奏指示の無い指定の常時ＲｌＪ信号、８
重奏指定の第２８図Ａ（７）ｂに示した信号がゲート信
号として印加されている。更に第２８図Ａ（７）ｂに示
した信号は出力５よりインヒビツトゲート１０７−１２
を介してインヒビツトゲート１０７−１０の出力を禁止
し保持を解除する。従つて、前記インヒビツトゲート１
０７−１１からは各重奏指示に応じた出力８の信号に同
期した信号を発生し、アンドゲート１０７−６からキー
オン信号の発生時に出力されるようになる。而して、ア
ンドゲート１０７−６の出力信号はインヒビツトゲート
１０７−１３及びアンドゲート１０７−１４に供給され
る。アンドゲート１０７−１４は制御タイミング発生回
路１０２の出力５の信号に同期して出力され、オアゲー
ト１０７一１５を介して１ビット遅延（１φｏの遅延時
間）を行うフリップフロップ１０７−１６に入力され、
その出力はインヒビツトゲート１０７−１７を介して再
びオアゲート１０７−１５に供給され循環可能となつて
いる。即ち、インヒビツトゲート１０７−１７が制御タ
イミング発生回路１０２の出力５からの出力信号（第２
８図Ａ（７）ｂ参照）でゲート出力が禁止される迄保持
される。従つて、インヒビツトゲート１０７−１３から
の出力信号はアンドゲート１０７−６の出力発生時から
インヒビツトゲート１０７−１７の出力によつてゲート
禁止される迄の間発生されることになる。依つて、イン
ヒビツトゲート１０７−１３からはキーオン信号の８φ
ｏタイム幅の間に重奏指示に応じて、１φｏタイム幅（
重奏指示無しの場合）、２φｏタイム幅（２重奏指示の
場合）、４φｏタイム幅（４重奏指示の場合）、８φｏ
タイム幅（８重奏指示の場合）の入力指示信号を発生す
ることになる。この場合、２重奏指示ではラインメモリ
舅とＬｌ，Ｉ−，とＬ３，Ｌ４とＬ５，Ｌ６とＬ７の４
つの組み合わせ、４重奏指示ではＬ。上３，Ｌ４〜Ｌ７
の２つの組み合わせ、８重奏指示ではＬ。−レの１つの
組み合わせとなり、第７図Ａの音階コードレジスタ２０
、オクターブコードレジスタ２１の複数のラインメモリ
に同じ音高入力コードが入力されると共に第７図Ｄのエ
ンベロープレジスタ５４も複数のラインメモリがアタッ
ク状態におかれ、各レジスタは複数のラインメモリが作
動可動とされるのである。而して、アンドゲート１０７
一６の出力は、前記１ビット遅延のフリップフロップ１
０７−１６の出力と共にオアゲート１０７−１８を介し
て、更にシフトレジスタ１０７−５の出力信号が入力さ
れるオアゲート１０７−１９を介してアンドゲート１０
７−２０に印加される。オアゲート１０７−１８は入力
指示信号に同期して取り出されるもので、その出力信号
は、アノンドゲート１０７−２０より、オアゲート１０
７一２１から出力される押されたキーに対応したタイミ
ング信号でシフトレジスタ１０７−５に書き込み信号と
して供給される。シフトレジスタ１０７−５はＲｌＪ信
号が書き込まれると制御タイミ門ング発生回路１０２の
出力５からのタイミング信号（第２８図Ａ（７）ｂ参照
）に同期して順次シフトされ、演奏キーを押している間
は循環保持されるが、演奏キーを離すと解除される。ア
ンドゲート１０７−２０の出力はインヒビツトゲート１
０７）−２２にゲート禁止信号として供給される。一方
、演奏キーが押されることによりインヒビツトゲート１
０７−４から出力されるキーオン信号はオアゲート１０
７−２３を介してフリップフロップ１０７−２４をセッ
トし、そのセット出力はインヒビツトゲート１０７−２
５を介して循環保持される。そして、この循環保持は前
記同期信号発生回路１０９の出力６のタイミング（第２
９図ｆ参照）とキャリ用フリップフロップ（Ｆ／Ｆ）１
０７−２の出力との論理積を取るアンドゲート１０７−
２６の出力の発牛に同期して解除される。即ち、フリッ
プフロップ１０７−２４のセット出力は各種クロック時
間発生回路１１５の中のインヒビツトゲート１１５−２
２に印加されシフトレジスタ１１５−１の第３計数部を
計数動作開始させることになり、従つてこの第３計数部
により保持時間を求めることが出来るもので本システム
では演奏キーを押してから約４５ｎ１ｓとなるように設
定されている。而して、フリップフロップ１０７−２４
のセット出力信号は前記オルガン音的音量指定を行うス
イッチ０Ａの共にオアゲート１０７−２７を介して前記
インヒビツトゲート１０７−２２に印加され、その出力
はアンドゲート１０７−２８に供給される。アンドゲー
ト１０７一２８には更に一致回路１２１の一致検出信号
が印加されており、アンドゲート１０７−２８の出力か
らはハイリリースセット（［相］セット）信号を取出す
ようになり第７図Ｄに於けるオアゲート９２を介してハ
イリリース同期セットレジスタ９１にセットされるのて
ある。一致回路１２１はカウンタ１０８，１１１の０１
，０２，Ｓ１，Ｓ２，Ｓ４，Ｓ８の各段から出力される
音高入力コードと第７図Ａの音階コードレジスタ２０及
びオクターブコードレジスタ２１から出力される音高出
力コードとの一致をみるものである。即ち、スイッチ０
Ａがオフ指定の場合には、フリップフロップ１０７一２
４の保持時間（約４５ｒｒ１ｓ）の間に、既に音階コー
ドレジスタ２０及びオクターブコードレジスタ２１のラ
インメモリに音高コードが入力されていて且つ演奏キー
が離されているものはアンドゲート１０７−２８からハ
イリリースセット信号が出力されハイリリーズ状態にお
かれる。前述した如く、ハイリリース状態は演奏キーが
離された時に急速に音が消滅する状態をいうのである。
又、スイッチ０Ａがオン指定の場合には、演奏キーが離
された場合（アンドゲート１０７−２０の出力が無し）
に、離された演奏キーと同じ音高出力コードのラインメ
モリをハイリリース状態にセットするのである。それに
よつて、クリック音をなくした演奏キーのオフ状態を実
現出来るのである。この様に、本発明の構成によれば、
複数の波形を同時的に指示して合成し夫々の波形間では
音量の立上り、立下りを異ならせることが出来、しかも
合成音の異なる波形間の周期をＭ：Ｎに制御し得る為、
倍音構造の変化を種々作り出し得極めて変化に富んだ効
果的な音色の楽音を得ることが出来るのである。勿論前
記実施例では音量曲線形式をα，β別の２種に夫々指定
出来る様にしたがこれは２つに限られるものではなく、
２つ以上の波形の合成とすることも出来るのである。尚
、前記した第７図Ａのブロック毎の波形プログラム指定
部３５は第１６図に示した如くスイッチ指定としたが、
あらかじめ必要な指示状態を決めておくことにより例え
ばＲＯＭ（リードオンリーメモリ）等の固定記憶装置に
記憶させておくようにしてもよい。

また、必要な指示内容を磁気カードに記憶させておき、
使用時にそれを読み出してフリップフロップ等のメモリ
にバッファ記憶させるようにしてもよい等種々の方法が
考えられるのである。また、楽音波形の１周期のブロッ
ク数も１６に限られるものではないし、ブロック毎の微
分係数値もＲｌＪ，ｒ２Ｊ，ｒ４Ｊのみとは限らないも
ので任意に設計変更可能である。更に、Ｄ／Ａ変換回路
の後段にフィルタ回路を設けることも出来、その場合に
フィルタを複数種用意しスイッチで任意に選択するよう
にしてもよく、これによつて、例えば管楽器やアコステ
ツクを持つた楽器の共鳴特性及び残響特性あるいは管楽
器の伝送特性・等の異なる効果音を得ることが可能であ
る。その他本発明の要旨を逸脱しない範囲で種々の回路
構成をとれることは言うまでもない。以上詳述した如く
、本発明によれば、発生すべき楽音の周波数に応じた速
度で楽音波形のとなり・あうアドレス間の変化値を発生
する波形変化値発生手段と、前記楽音波形の各周期毎に
計数を行う周期数計数手段と、前記楽音のエンベロープ
を制御するために少なくとも２つの異なるエンベロープ
データを発生するエンベロープ手段と、前記楽）音波形
の一周期を複数分割して得られる各アドレスを少なくと
も２つの群にわけ、各群毎に前記エンベロープ手段から
発生される前記少なくとも２つの異なるエンベロープデ
ータのうちのひとつのエンベロープデータを前記発生す
べき楽音の音色に従つて対応づけて、前記波形変化値発
生手段が発生する前記変化値に基づき各アドレス間のエ
ンベロープ制御された変化値を出力する出力手段と、前
記周期数計数手段の計数内容に応じて、楽音波形のアド
レスの前記少なくとも２つの群毎に、当該周期において
前記出力手段から前記エンベロープ制御された変化値を
出力するか否か制御する制御手段と、この制御手段によ
り制御されて前記出力手段から出力される前記エンベロ
ープ制御された変化値を累算して、前記楽音波形の当該
アドレスの振幅値を発生する波形振幅値発生手段とを具
備して構成しているものであるから、時間とともに、高
調波成分が変化し、音色が効果的に変わつてゆく楽音を
、簡単な構成にて得ることができるという効果を奏する
。

【図面の簡単な説明】

第１図は本システムの基本概念に基づく原理構成図、第
２図は第１図に用いられるエンベロープモードの図、第
３図は第１図に於ける楽音波形発生装置の基本説明図、
第４図Ａ，Ｂ，Ｃはエンベロープ係数値に従う楽音波形
の相対的変化を示す図、第５図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ
は本実施例に用いられる論理記号を説明した図、第６図
は第７図Ａ，Ｂ，Ｃ，Ｄの図面接続状態を示す図、第７
図Ａ，Ｂ，Ｃ，Ｄは本システムの心臓部の具体的回路構
成図、第８図は第７図Ａ，Ｂに於けるブロックアドレス
状態に関連する音階に応じた選択出力状態を示すタイム
チャート、第９図は第７図Ａの同期レジスタに関連する
オクターブ毎の加算タイミング出力を示すタイムチャー
ト、第１０図は第７図Ａ，Ｂに於ける音階ステップ数を
説明する図、第１１図Ａ，Ｂ，Ｃは本システムに於ける
音階毎の波形周期を説明するタイムチャート、第１２図
は第７図Ｃに於けるシフトメモリの詳細図、第１３図は
本システムに用いられる音量曲線形式の種類を示した図
、第１４図は本システムに於けるα，β別音量曲線形式
の組み合わせを説明した図、第１５図は本システムに於
ける楽音波形のα，β別ブロックアドレス指定に基づく
説明図、第１６図は第７図Ａに於ける波形プログラム指
定部の詳細図、第１７図は第７図Ｃに於ける出力加算値
を説明する図、第１８図は第７図Ａに於けるサイクル数
カウンタのタイムチャート、第１９図は第７図Ｂの説明
に用いられるサイクル数とデユテイとの基本関連説明図
、第２０図は本システムに於けるαβ別周期モード指定
の状態説明図、第２１図は本システムに於けるαβ別周
期モードに関連した詳解図、第２２図、第２３図及び第
２４図は本システムに用いられるトレモロ制御を説明す
る波形図、第２５図Ａ，Ｂは本システムに用いられる撥
弦音的トレモロ制御を説明する波形図、第２６図は第２
７図Ａ，Ｂの図面接続状態を説明する図、第２７図Ａ，
Ｂ、は第７図Ａ，Ｂ，Ｃ，Ｄをコントロールする制御部
の具体的回路図、第２８図Ａ，Ｂは第２７図Ａに於ける
重奏関係のタイムチャート、第２９図Ａ，Ｂは第２７図
Ｂに於けるキー入力タイミング及び同期信号に関連する
タイムチャート、第３０図は各種クロック時間発生回路
に基づくタイムクロックの選択状態を説明する図、第３
１図は本システムに於けるビブラート制御のタイムチャ
ート、第３２図はアタック時の経時変化に伴う各種音量
の立上り状態を説明する図、第３３図はデイケイ時の経
時変化に伴う各種音量変化状態を説明する図及び第３４
図はリリース時の経時変化に伴う音量変化を説明する図
である。 １・・・・・・音高入力コードレジスタ、２・・・・・
・クロック制御回路、３・・・・・・波形周期計数回路
、５・・・・・・ブロック毎の波形プログラム指定部、
６・・・・・・乗算回路、７・・・・・音量曲線作成カ
ウンタ、８・・・・・アダー、９・・・・・累算器、１
１・・・・・スピーカ、Ｓ１〜Ｓ６・・・・・・α，β
別音量曲線形式指示スイッチ、ＳｌＯ−Ｓｌ２・・・・
α，β別周期モード指示スイッチ、７２・・α，β別音
量曲線形式制御回路、７４・・・・・・周期制御回路。

Claims (1)

【特許請求の範囲】
1. １ 発生すべき楽音の周波数に応じた速度で楽音波形の
   となりあうアドレス間の変化値を発生する波形変化値発
   生手段と、前記楽音波形の各周期毎に計数を行う周期数
   計数手段と、前記楽音のエンベロープを制御するために
   少なくとも２つの異なるエンベロープデータを発生する
   エンベロープ手段と、前記楽音波形の一周期を複数分割
   して得られる各アドレスを少なくとも２つの群にわけ、
   各群毎に前記エンベロープ手段から発生される前記少な
   くとも２つの異なるエンベロープデータのうちのひとつ
   のエンベロープデータを前記発生すべき楽音の音色に従
   つて対応づけて、前記波形変化値発生手段が発生する前
   記変化値に基づき各アドレス間のエンベロープ制御され
   た変化値を出力する出力手段と、前記周期数計数手段の
   計数内容に応じて、楽音波形のアドレスの前記少なくと
   も２つの群毎に、当該周期において前記出力手段から前
   記エンベロープ制御された変化値を出力するか否か制御
   する制御手段と、この制御手段により制御されて前記出
   力手段から出力される前記エンベロープ制御された変化
   値を累算して、前記楽音波形の当該アドレスの振幅値を
   発生する波形振幅値発生手段とを具備してなる電子楽器
   に於ける楽音波形発生装置。