JPS5939756B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】 本発明は、演奏キーの操作により複数の異なる楽音が同
時に発生する所謂重奏（アンサンプル）の機能を有する
電子楽器に関する。

自然楽器の演奏では、例えば同一の種類の楽器を２Å以
上で同時に操作して楽音を発生する所謂重奏を行なうこ
とがある。

このような重奏では、同一種類の楽器といえども、全く
同じ音響が放音されるわけではなく、発生音響の周波数
のちがい、音色の微妙なちがい、ビブラート等のかかり
方のちがい等があり、それらの出力音が複合音として聞
える為、重厚な音響として聴取されることになるもので
ある。従来の電子楽器では、このような重奏の機能を有
するものはなく、演奏キーの操作に対応して発生される
のは一般に１個の楽音であり、重厚な音響をこのような
電子楽器で発生させることは出来なかつた。

この発明は、以上の点に鑑みてなされたもので、演奏キ
ーの操作により複数の異なる楽音が発生して、重奏の機
能を果たす電子機器を提供することを目的とする。

以下、この発明の一実施例につき詳述するが、それに先
だつて以下の図面で用いられている論理記号についての
説明が第１図Ａ，Ｂ，Ｃ，Ｄ，Ｅに示されており、その
中には各論理記号に対応する論理式、真理値表、一般的
論理記号が、又組合わせ回路例が記されている。

そこで特に注意を要することは、オアゲート及びアンド
ゲートの入力ラインに付されたインバータ記号はそのゲ
ートのみにしか有効でないということであり、詳細は各
図の組み合わせ回路例を参照されたい。第２図は第３図
Ａ，Ｂ，Ｃ，Ｄの図面結合状態を示してある。

第３図Ａに於いて、２０は４ビツト（［１］，「２］，
「４］，「８」ウエィト）の入出力端を有し、矢印方向
に４ビツトパラレルにシフトする８本のラインメモリで
構成される音階コードレジスタ、２１は２ビツト（「１
］，「２」ウエイト）の入出力端を有し矢印方向に２ビ
ツトパラレルにシフトする８本のラインメモリで構成さ
れるオクターブコードレジスタであり、夫々操作された
演．奏キーに対応する音階入力コード、オクターブ入力
コードを記憶するようになる。即ち、後述される演奏キ
ーの操作に関連する入力指示信号の発生に同期して対応
する音階入力コード、オクターブ入力コードがアンドゲ
ート２２〜２７、オアゲート２８−１〜２８−４、オア
ゲート２９，３０を介して夫々音階コードレジスタ２０
、オクターブコードレジスタ２１に入力されるのである
。そして、入力された音階コード、オクターブコード（
以下音高コードと呼ぶ）はシフトパルス夏〇（本システ
ムの基本クロツクである）によつて順次矢印方向にパラ
レルシフトされ、８Ｚ０のシフト時間後に各出力端より
、夫々インヒビツトゲート３１−１〜３１−４及びイン
ヒビツトゲート３２，３３を介して再び循環入力される
所謂ダイナミツクシフト動作を行うものである。そして
、新たな入力指示信号に同期してインヒビツトゲート３
１−１〜３１−４及びインヒビツトゲート３２，３３を
閉じることにより各レジスタ２０，２１にある音高コー
ドは消去されるように制御される。また、音階コードレ
ジスタ２０、オクターブコードレジスタ２１は８本のラ
インメモリを有している為、例えば最大８通りの演奏キ
ーを同時に操作しても入力指示信号に同期して対応する
音階入力コード、オクターブ入力コードをタイミング順
位に従つて順次入力させ夫々をダィナミツクシフト循環
保持することができるのである。

つまり、８つの音を時分割的に制御するのである。本シ
ステムにおける音階コード、オクターブコードは第１表
及び第２表に記されるものである。３４は楽音波形の１
周期（サイクル）を、前記音階コードレジスタ２０、オ
クターブコードレジスタ２１に循環記憶されている音高
コードに従つて夫々周期計数する周期計数レジスタで、
前述の音階コードレジスタ２０、オクターブコードレジ
スタ２１と同様に矢印方向にシフトパルスφ。

によつて順次ダイナミツクにシフトする８本のラインメ
モリを有して構成されている。この周期計数レジスタ３
４は基本的には楽音波形の１サイクルを時間的推移に伴
つて［１６」のプロツクに分割する為に各プロツクのア
ドレスに対応する計数値を記憶する４ビツト１６進から
なるプロツク計数レジスタ３４−１と、このプロツク計
数歩進を指令する加算タイミング信号を取り出す為に後
述されるプロツク毎のステツプ数制御を行なう４ビツト
１６進の同期計数レジスタ（ＴＣレジスタ）３４−２及
びプロツク計数レジスタ３４−１のサイクル毎に計数歩
進される３ビツト８進のサイクル数レジスタ３４−３か
ら構成されてなる。プロツク計数レジスタ３４−１及び
サイクル数レジスタ３４−３の各出力から発生する各ラ
インメモリの計数内容は後述するプロツク毎の波形プロ
グラム指定部３５をそのま＼通過し、第３図Ｂのアダー
３６更には循環ゲートであるインヒビツトゲート３７−
１〜３７−７を介して夫々ダイナミツクに循環保持され
るもので、この循環サイクルにおいてバイナリに計数歩
進するアダー３６は前述した加算タイミング信号発生時
に「＋１」歩進されるのである。また、プロツク計数レ
ジスタ３４−１の４ビツト（ 「１］，［２Ｌ「４］，
「８］ウエィト）出力（第４図ａ参照）は「１６］のプ
ロツクアドレスの中の特定プロツクアドレスを検出する
為のプロツク状態検出回路３８に供給され、その出力９
より第４図ｂに示した「０］プロツタアドレス信号が、
出力１，２，３，４より人々第４図Ｃに示した出力信号
が取り出される。その中で出力１〜４は後述される音階
毎のステツプ補正数を決める音階ステツプマトリツクス
回路３９に供給される。即ち、プロツク状態検出回路３
８の出力Ｏはインバーテイドアンドゲート３８−１、イ
ンヒビツトゲート３８−２，３８−３を順次直列に接続
することによつてウエィト「１」，［２］，「４］，「
８］が共に゛０”である〔了・下・了・百〕の条件にて
「０」プロツクアドレス信号を、出力１はウエイト「１
］の出力をそのまま取り出し奇数プロツクアドレス信号
を、出力２はウエイト「１］が゛０゛で且つウエィト「
２」が゛１゛である〔１・２〕の条件をとるインヒビツ
トゲート３８−４により「２」，「６］，「１０」，「
１４］プロツクアドレス信号を、出力３はウエイト「４
］が゛１゛で且つウエイト「２１，「１」力供に゛０゛
である〔４・２・１〕の条件を取る為にインヒビツトゲ
ート３８−３，３８−６を順次直列接続して「４］，「
１２］プロツクアドレス信号を、出力４はウエイト「８
」が″Ｆ゛でウエィ，ト「４Ｌ［２］，「１」が゛０゛
である〔８・イ・下・了〕の条件を取る為にインヒビツ
トゲート３８−７〜３８−９を順次直列接続し「８］プ
ロツクアドレス信号を夫々出力するのである。一方、同
期計数レジスタ（ＴＣレジスタ）３４−２の４ビツト各
段の出力はアダー４０の入カへ、このアダー４０の５ビ
ツト各段の出力は減算器（サブトラクター）４１に接続
され、更にサブトラクター４１の４ビツト出力は循環制
御ゲートであるインヒビツトゲート４２−１〜４２−４
を介して夫々対応するビツト段の入力側に帰還されるよ
うになつている。また同期計数レジスタ３４一２の各段
出力は前記したアダー３６に供給される加算タイミング
信号を各オクターブに応じて出力する加算タイミング発
生回路４３及び「１］，［２］，「４」ウエイトの３ビ
ツトの出力は後述するウエィトシフト回路４４に供給さ
れる。更に、この加算タイミング発生回路４３及びウエ
イトシフト回路４４には前記オクターブコードレジスタ
２１から出力される２ビツトの出力状態により第１〜第
４のオクターブ信号（０１〜０４）を発生するオクター
ブコードデコーダ４５の出力信号が結合される〇即ち、
オクターブコードデコーダ４５のインバーテイドアンド
ゲート４５−１は第１オクターブ信号０１を、インヒビ
ツトゲート４５−２は第２オクターブ信号０２を、イン
ヒビツトゲート４５−３は第３オクターブ信号０３を、
アンドゲート４５−４は第４オクターブ信号０４を夫々
前記した第２表に示したコード状態を検出することによ
つて出力するものである。オクターブ信号０１〜０３は
加算タイミング発生回路４３のアンドゲート４３−１，
４３−２，４３−３に夫々供給され、オクターブ信号０
２はウエイトシフト回路４４のアンドゲート４４−１に
、オクターブ信号０３はアンドゲート４４−２と４４−
３に、オクターブ信号０４はアンドゲート４４−４，４
４−５及び４４−６に供給される。加算タイミング発生
回路４３のアンドゲート４３−１には同期計数レジスタ
３４−２の「１］，「２］，「４］ウエィトの出力信号
がオアゲート４３−４，４３−５を介して結合され、オ
アゲート４３−５から出力される［２」，「４］ウエィ
トの出力信号はアンドゲート４３−２に、更に「８］ウ
エイトの出力信号はアンドゲート４３−３に結合されて
なる。また、これらアンドゲートの出力はインヒビツト
ゲ゛一ト４３，−６，４３−７、インバーテイドアンド
ゲート４３−８に夫々結合され、更にインバーティドア
ンドゲート４３−８にはウエィト「８」の出力信号が結
合されてなる。そして、これらインバーテイドアンドゲ
゛一ト４３−８の出力はインヒビツト４３−モ、更にイ
ンヒビツトゲート４３−７の出力はインヒビツトゲート
４３−６に直列的に接続され、インヒビツトゲート４３
−６の出力より前記した加算タイミング信号を得るよう
になる。即ち、第５図に１つのラインメモリでの同期計
数レジスタ３４−２の計数状態（第５図ａ）で示してあ
る図面から理解される様に、加算タイミング発生回路４
３における出力ライン５，５，６に夫々出力された第５
図ｂに示した出力信号はオクターブコードデコーダ４５
からのオクターブ信号０１〜０４の夫々の発生出力に同
期してインヒビツトゲート４３−６の出力５より第５図
ｃの出力信号として取り出されるのである。つまり、第
１オクターブ信号０１では同期計数レジスタ３４−２が
「０」計数時のみ、．第２オクターブ信号０２では「０
」と「１］の計数時のみ、第３オクターブ信号０３では
「０］〜「３］の計数時のみ、第４オクターブ信号０４
では「０］〜「７］の計数時のみ加算タイミング発生回
路４３より加算タイミング信号として出力されるのであ
る。．そして、このように得られた加算タイミング信号
はアダー４０に「＋８］加算指令信号として、またアン
ドゲート４６−１〜４６−４にゲート開放信号として供
給されると共に第３図Ｂのアダー３６に［＋１」加算指
令信号としても印加される。・一方、オクターブコード
デコーダ４５から出力されるオクターブ信号０１，０２
，０３，０４は前記加算タイミング発生回路４３を通過
して第３図Ｂにおける前記サブトラクター４，１に夫々
「−１］，「−２」，「−４］，「−８］の指令信号と
して供給される。従つて、周期計数レジスタ３４−２→
アダー４０→サブトラクター４１→同期計数レジスタ３
４−２の循環ループ内では、基本的には同期計数レジス
タ３４−２から出力される計数記憶値に対してアダー４
０にて前記加算タイミング信号に同期して「＋８］加算
され、更にその加算結果はオクターブ信号０１〜０４に
応じた数値（オクターブ信号０１では「−１］、オクタ
ーブ信号０２では「−２］、オクターブ信号０３では［
−４］、オクターブ信号０４では「−８］）で減算され
る動作が行われるのである。そして、アダー４０には前
記加算タイミング信号の発生に同期して開放されるアン
ドゲート４６−１〜４６−４から音階に応じたステツプ
補正数が前記プロツク計数レジスタ３４−１のプロツク
計数状態に応じて前記音階ステツプマトリツクス回路３
９より供給されるのである。即ち、楽音波形の１サイク
ルは時間推移に伴つて「１６］のプロツクアドレスから
なり、各プロツクアドレスは基本クロツクφｏの８倍以
上のクロツク数（基本クロツク周期の８倍の周期以上）
からなることになる。この基本クロツクφ。のｌ発が楽
音波形の１ステツプに相当し、結局各プロツクアドレス
は８ステツプ以上ということになる。楽音波形１サイク
ルの「１６］プロツクアドレス中の夫々が８ステツプで
総計１２８ステツプ数とする場合が本システムにおける
最高音である（実際には本システムでは１３０ステツプ
数を最高音（ＣＰ）としている）。而して、最高音のス
テツプ数から１オクターブ下迄の間の各音階間のステツ
プ数を１２Ｊの関係になるように増やすことにより、順
次音階に応じて長い周期となり低い音を得ることになる
。この音階に応じたステツプ補正数が次に説明する音階
ステツプマトリツクス回路３９に組み込まれているので
ある。第３図Ｂの音階ステツプマトリツクス回路３９に
は前述したプロツク状態検出回路３８の出力１，２，３
，４の出力信号及び前記音階コードレジスタ２０の４ビ
ツト出力が入力される。

そして、この音階ステツプマトリツクス回路３９には第
１表に示した１２音階の夫々のコード状態を検出するア
ンド機能マトリツクス回路３９−１が設けられており、
音階に対応した１２の出力ライン１〜［株］（図に表わ
されているＣ音階検出ライン〜ｃ≠音階検出ライン）が
取り出され、第１のオア機能マトリツクス回路３９−２
、第２のオア機能マトリツクス回路３９−３を通過して
アンドゲート３９４〜３９−１４に結合されている。第
１のオア機能マトリツクス回路３９−２は各音階毎にＣ
〜Ｃ≠の順に「０，０，１，１，２，２，３，４，５，
５，６，７］のステツプ加数を出力ラインＸｌ，Ｘ２，
Ｘ３の３本よりなるコード状態で出力するものでそのス
テツプ加数は音階毎に「１６］プロツクの夫々に加数さ
れるのである。即ち、第３表に示した如くである。第２
のオア機能マトリツクス回路３９−３は楽音波形の１サ
イクルの各音階に対してステツプ補正加数を与える為の
回路であり、その場合、ステツプ補正加数値を複数のプ
ロツクアドレスに対してならして平均的に加えるために
プロツク状態検出回路３８から出力される１〜４の出力
を各音階に応じて選択するもので、第４図ｄに示した如
く音階に応じて”○゛印で示したプロツクアドレスが選
択される。

その選択信号は音階に応じた前記アンドゲート３９−４
〜３９−１４に供給されるようになる。更に、アンドゲ
ート３９−４〜３９一１４の出力はオアゲ゛一ト３９−
１５〜３９一２５の直列回路に接続され、最終オアゲー
ト３９一２５の出力ラインＸ４から音階毎に［１」〜「
１５］のうちの選択されたプロツクアドレスに「＋１］
補正信号が出力される。即ち音階ステツ′フ プマトリツクス回路３９から出力されるステツプ補正数
は（ステツプ加数＋ステツプ補正加数）である。

而して、音階ステツプマトリツクス回路３９の出力ライ
ンＸｌ，Ｘ２，Ｘ３，Ｘ４からの出力信号は前記プロツ
タ状態検出回路３８から出力される［０］プロツクアド
レス信号の発生時以外でゲ゛一トの開かれるインヒビツ
トゲート４７−１〜４７−４に供給される。インヒビツ
トゲート４７一１〜４７−３は夫々対応するオアゲート
４８−１〜４８−３を介して夫々アンドゲート４６〜２
〜４６−４に供給されると共にインヒビツトゲート４７
−４の出力はγンドゲ゛一ト４６−１に供給されてなる
。従つて、［Ｏ］プロツクアドレス信号以外では前記加
算タイミング信号の発生に同期して［＋８］と共に前記
したプロツクアドレス毎のステツプ加数及び選択された
プロツクアドレスに対して、「＋１］されるステツプ補
正加数がアダー４０に加算信号として供給されることと
なる。また、プロツク状態検出回路３８から出力され，
る「Ｏ」プロツクアドレス信号発生時にはオγゲート４
８−４、アンドゲート４６−２を介して［＋２」補正値
が印加され前記加算タイミング信号の発生に同期して［
＋８」加算と共に加算されることになる。結局、アダー
４０に供給される音階によるプロツタアドレス毎の加算
値は最高オクターブ（第４オクターブ信号０４）で第６
図に示す如くになり、更に、この値が各プロツクアドレ
ス内のステツプ数（基本クロツク数）に対応するように
なるもので、各音階の楽音波形の１サイクルのステツプ
数が同じく第６図の右欄に示してある。即ち、各音階間
のステツプ数が１２Ｊの関係となつているのである。勿
論、アダー４０に供給される前述した加算タイミングは
オクターブ信号０１〜０４に応じて異なり且つサブトラ
タタ一４１で減算される値もオクターブ信号０１〜０４
ｊこよつて異なり、オクターブが低くなる（オクターブ
信号０１方向）に従つて楽音波形のｌサイクルの周期が
長くなるのである。而して、前記周期計数レジスタ３４
及び音階コードレジスタ２０、オクターブコードＬ・ジ
スタ２１は８本のラインメモリを有し、各レジスタの矢
印方向の１サイクルは８φｏのシフトパルスで１循する
為、楽音波形の制御は１循毎にしか制御できないのが通
常の考え方であるが、本システムによれば以下に述べる
シフトメモリを用いることによりレジスタの１循内の任
意の位置での制御が可能となる。

即ち、本システムでは第３図Ｃにおける出力音発生部側
（Ｄ／Ａ変換回路の直前）に８本のラインメモリを矢印
方向に併設し、基本クロックφ。でシフト動作するシフ
トメモリ４９を設けてなる。このシフトメモリ４９は第
３図Ａに於ける前述したウエイトシフト回路４４から出
力される３ビツト（「１］ ，「２］ ， 「４」ウエ
ィト）で表わされるコードによつて８本のラインメモリ
のいずれかがアドレス指定されるようになつており、出
力側に近いラインメモリから順にアドレス「Ｏ］〜「７
］になつている。即ち、このアドレス指定により最大８
φｏシフトタイムの遅延が可能となるのである。また、
このシフトメモリ４９のアドレスは第３図Ａの加算タイ
ミング発生回路４３から出力される加算タイミング信号
が第３図Ｃのアンドゲート５０，５１を介して供給され
たときのみ指定されるのであり、このシフトメモリ４９
に印加されるアンドゲ゛一ト５１の出力信号をイネーブ
ル信号と呼ぶ。第３図Ａに於けるウエイトシフト回路４
４のアンドゲート４４−１，４４−３及び４４−６には
同期計数レジスタ３４−２のウエイト「１］の出力が、
アンドゲート４４−２及び４４−５にはウエィト「２］
の出力が、アンドゲート４４−４にはウエイト「４］の
出力が印加され、そして、アンドゲート４４−６は出力
ラインＹ１へ、アンドゲート４４−３と４４−５はオア
ゲート４４−７つを介して出力ラインＹ２へ、アンドゲ
ート４４一４と４４−２はオアゲート４４−８へ供給さ
れ、更にアンドゲート４４−１の出力が供給されるオア
ゲート４４−９を介して出力ラインＹ４へ結合される。

即ち、この出力ラインＹｌ，Ｙ２，Ｙ４で５表わされる
３ビツト出力は前記シフトメモリ４９にアドレス指定コ
ードとして供給されるようになり、同期計数レジスタ３
４−２の出力はオクターブ信号０１〜０４に応じて第４
表に示したアドレス指定となるのである。そして、後述
されるが、この指定されたアドレスのラインメモリより
アダー５２からの出力値が順次φ。

パルスでシフトアツプしシフトメモリ４９の出力より取
り出される。この様に、音階毎の楽音波形の１サイクル
は基準クロツクＹ。

を単位とするステツプできざまれ、各音階で異なるステ
ツプ数となるもので、その音階毎の周期作成のより理解
の為に第７図Ａを用いて動作説明することにする。第７
図Ａの動作は第６図に示した最高オクターブの０４とし
音階名が“Ｃ゛の場合である。周期計数レジスタ３４が
「Ｏ］で初期状態にある時点で加算タイミング発生回路
４３から加算タイミング信号が出力される為、プロツク
状態検出回路３８からの［０］プロツクアドレス信号に
同期してオアゲート４８−４、アンドゲート４６−３を
介して「＋２］補正値が「＋８」加算指令と共に与えら
れることになり、従つてアダー４０にて（０＋１０）の
加算が行われる。この加算値１０はサブトラクター４１
で第４オクターブ信号０４により「−８］減算され、減
算出力値「２］が同期計数レジスタ３４−２に帰還され
る。また、加算タイミング信号はアダー３６に「＋１］
加算命令として供給されると共にイネーブル信号として
第３図Ｃのシフトメモリ４９にも与えられる。この時シ
フトメモリ４９のγドレスは「０］であり直ちにシフト
メモリ４９のラインメモリ「Ｏ」から後述するアダー５
２の出力値が出力可能な出力タイミング状態にある。次
に８Ｚ０シフトタイム後には同期計数レジスタ３４−２
から「２］が出力され、プロツク計数レジスタ３４−１
から［１］が出力される（夫々第７図ＡＯｂ，ｅ参照）
。この時点ではプロツク計数レジスタ３４−１の出力は
「１］であるため音階ステツプマトリツクス回路３９に
プロツク状態検出回路３８の１出力が印加されるが音階
゛Ｃ゛ではこのマトリツクス回路３９からは出力信号は
発生せず、従つてアダー４０にはステツプ補正数は与え
られず、加算タイミング信号に同期して「＋８］指令の
みが供給されることになり、結局（２＋８）の加算が行
われる。更にサブトラクター４１で「−８」減算され結
局減算出力値「２」が同期計数レジスタ３４−２に帰還
される。また、加算タイミング信号に同期してアダー３
６に「＋１］信号が供給され加算値［２］がプロツク計
数レジスタ３４−１に帰還される。更にこの加算タイミ
ング信号は前記シフトメモリ４９にイネーブル信号とし
て印加され、同期計数レジスタ（ＴＣ）３４−２の出力
値「２」がウエイトシフト回路４４に供給される為、そ
の出力Ｙ２より“１゛信号が取り出され第４表から解る
ように、シフトメモリ４９のアドレス「２］を指定する
ことになる。これによつてプロツクアドレス「１」の出
力タイミングは第７図ＡＯ：）ｉから解る様に２φｏシ
フトタイム遅れてシフトメモリ４９から出力される状態
となる。即ち、プロツクアドレス「０］と「１］の間は
１０ステツプとなるのである。以下同様な動作が繰り返
され、音階“Ｃ゛では以下のプロツクアドレス間は８ス
テツプ間隔となり第６図に示した如き、楽音波形のｌサ
イクルは１３０ステツプ数となるのである。また、第７
図Ｂ，Ｃには夫々同じく第４オクターブ信号０４での音
階゛Ｂ”゛Ｃ≠゛゜についての動作説明が第７図Ａの状
態図と同様にして示してある。第８図は第３図Ｃでのシ
フトメモリ４９及びアダー５２の詳細を示したもので、
４９−１〜４９−８は夫々１０ビツトからなる８本のラ
インメモリ（４９−４〜４９−７は図面上では省略）で
、基本クロツクφ。

でシフトする。各ラインメモリ４９−１〜４９−８の入
力側には入力制御回路４９−９〜４９−１６が設けられ
、図面中には簡略化の為に１ビツトのみについてのゲー
ト回路が示されているが全てのビツトが同様なゲート回
路からなつているのである。又このシフトメモリ４９の
デコーダ４９−１７には第３図Ａのウエイトシフト回路
４４のＹｌ，Ｙ２，Ｙ４の３ビツトのアドレス指定信号
が印加され、ここで「Ｏ］〜「７］のアドレス指定が行
われる。即ち、アドレス「０］〜「７］の順にラインメ
モリ４９−１〜４９−８が対応付けられているのである
。面して、アドレス［Ｏ］〜「７］の指定信号はイネー
ブル信号が供給されるアンドゲート４９−１８〜４９−
２５に与えられ、その出力は入力制御回路４９一９〜４
９−１６に供給される。入力制御回路４９−９〜４９−
１６は指定されたアドレスのラインメモリから前記アダ
ー５２の出力を入力させ、順次出力側にシフトさせるも
のである。そしてラインメモリ４９−１の出力より出力
アダー４９−２６、ラツチ回路４９−２７を介してＤ／
Ａ変換回路に供給するのである。又、ラツチ回路４９一
２７の出力は出力アダー４９−２６に循環されることに
より累算されるようになる。更にラインメモリ４９−１
〜４９−８の指定されたアドレスに対する直前のライン
メモリの出力はオアゲート４９−２８（１ビツトのみを
示してある）を介してアダー５２の対応するウエイト段
に印加される。次に、第３図Ａの５３は同期セツトレジ
スタで１ビツトのラインメモリが８本直列に接続されて
なり、第３図Ｄの５４はエンベロープレジスタで７ビツ
ト（「１］ ，「２］， 「４］，「８］，「１６］，
「３２］， 「６４」ウエィト）のラインメモリ８本
矢印方向に併設接続されて構成されているもので、いず
れもシフトパルスφ。に同期して順次矢印方向にシフト
される。要するに、前記音階コードレジスタ２０、オク
ターブコードレジスタ２１、周期計数レジスタ３４、同
期セツトレジスタ５３、エンベロープレジスタ５４は夫
々のラインメモリが対応付けられており、即ち、音階コ
ードレジスタ２０、オクターブコードレジスタ２１から
出力される音高コードに対しては、これに対応した制御
出力が周期計数レジスタ３４、同期セツトレジスタ５３
、エンベローブレジスタ５４から発生される状態におか
れているのである。前記エンベロープレジスタ５４の「
１」，「２］，「４」 ，「８］，「１６］ウ，エィ
トの５ビツト出力によつて表わされる「Ｏ］〜「３１］
の３２通りの計数値でもつてエンベロープ係数値が指示
され、「３２］， 「６４」のウエィトの２ビツトはエ
ンベロープのアタツク、ディケィ、リリース及びクリア
の４つのエンベロープ状態を示すものである。而して、
エンベロープレジスタ５４の７ビツトの各段出力はアダ
ー５５に対応するウエイト入力端に印加される。このア
ダー５５の中の前記エンベロープ制御値を計数するアダ
ー５５−１の各ビツト出力はそのキヤリ一出力信号時に
出力禁止制御するインヒビツトゲート５６−１〜５６一
５を介してエンベロープレジスタの「１］，「２］，「
４」 ，「８」， ［１６］ウエィトの対応する入ｊ力
側に循環される。また、アダー５５−１から発生するキ
ヤリ一出力信号はエンベローブレジスタ５４の状態検出
ウエィト「３２］，「６４」で「００」のタリγ状態を
検出するインバーゼットアンドゲート５７の出力によつ
てゲート禁止されクるインヒビツトゲート５５−２を介
して状態計数用のアダー５５−３のキヤリ一入力端に印
加される。即ち、アダー５５−３はエンベロープのクリ
ア状態以外ではキヤリ一出力信号を受け入れるのである
。そしてアダー５５−３の出力はエンベロープレジスタ
５４の「３２］ ，「６４］のウエィト入力端にインヒ
ビツトゲート５８−１，５８−２を介して循環保持され
るようになる。また、このエンベロープレジスタ５４の
「３２］ウエィト段の入力側にオアゲート５９を介して
前記した第３図Ａに於ける演奏キーの入力指示信号が印
加されてなり、この為入力指示信号の発生によつて工ン
ベロープは直ちにアタツク状態におかれるようになる。
ここで、エンベローブ状態と「３２］，「６４］のウエ
イトの２ビツトのコード状態との関係を第５表に示して
おく。第３図Ａに於ける前記同期セツトレジスタ５３の
出力はアンドゲート６０、インヒビツトゲ゛一ト６１の
一方入力端に印加さわる。

アンドゲート６０の他方入力端には前記「Ｏ］プロツク
アドレス信号と前記加算タイミング発生回路４３から出
力される加算タイミング信号との論理積を取るアンドゲ
ート６２の出力が供給される。また、同期セツトレジス
タ５３のセツトは後述されるエンベロープの状態に応じ
てインヒビツトゲート６３から出力されるクロツク信号
（これをエンベロープクロツクと総称する）がオアゲー
ト６４，６５を通過して入力側に印加されることによつ
て行われる。尚、インヒビツトゲート６３にはエンベロ
ープレジスタ５４のオール「Ｏ］状態を検出するインヒ
ビツトゲート６６−１〜６６−５及びインバーゼットア
ンドゲート６６−５の直列接続出力信号が印加されるた
め、オール「０］状態ではエンベロープクロツクはこの
インヒビツトゲート６３を通過しないように制御される
。而して、同期セツトレジスタ５３に「１］信号がセツ
トされると、アンドゲート６２による「０」プロツクの
加算タイミング信号に同期してアンドゲート６０が開放
され、前記アダー５５への加算タイミング信号が発生さ
れると共にインヒビツトゲート６１の出力が禁止される
為同期セツトレジスタ５３には”０゛信号が書き込まれ
セツトが解除される。そして、アンドゲート６０から出
力された加算タイミング信号はアンドゲート６７−１〜
６７−５にゲート開放信号として供給され、後述するエ
ンベロープ用のアダー５５への加算値が供給されるよう
になり、これによつてアタツク、ディケィ、リリース状
態でのエンベロープ時間経過が推移するようになる。即
ち、同期セツトレジスタ５３はエンベロープ用のアダー
５５に印加される加算値を楽音波形「０］プロツクアド
レスに同期させるためのものである。また同期セツトレ
ジスタ５３の出力が「０］でエンベロープレジスタ５４
がオール「Ｏ］時にはインヒビツトゲート６８より後述
するりセツト信号が出力される。前記エンベロープレジ
スタ５４の「１］，［２］，「４］，「８］，「１６］
ウエイトの５ビツト出力は第３図Ｃのウエイトシフト回
路６９のイクスクルーシブオアゲート６９−１〜６９−
５に夫々供給される。第３図Ｃに於けるスィツチＳｌ，
Ｓ２，Ｓ３，Ｓ４，Ｓ，，Ｓ６はα，β別音量曲線形式
指示スイツチであり、Ｓｌ，Ｓ３，Ｓ５のスィツチの組
はα音量曲線形式のアタツクＡ１ディケィＤ１リリース
Ｒを夫々指示し、Ｓ２，Ｓ４，Ｓ６のスィツチの組はβ
音量曲線型式のＡ，Ｄ，Ｒを夫々指示する。即ち、音量
曲線形式の種類は第９図に示した通り３ケのスィツチで
７通り指示出来るものであり、本例ではこの音量曲線形
式を２種類同時に選ぶことができ一方をα（スィツチＳ
ｌ，Ｓ３，Ｓ，で選択）、他方をβ（スィツチＳ２，Ｓ
４，Ｓ６で選択）として呼称するものである。従つてα
，β別音量曲線形式の組み合わせ指示の種類は第１０図
に示したようになる。さて、第３図Ａの前述したプロツ
クアドレスの波形プログラム指定部３５は楽音波形の１
周期を「Ｏ］〜「１５」で示す「１６のプロツクアドレ
スの夫々で、波形の立上り、立下りの微分係数値を「＋
」（アップ）、「−」（ダウン）を伴つて指示するもの
であり、更に各プロツクアドレス毎に前記したあらかじ
め指定されている音量曲線形式のαを指定するかβを指
定するかが可能となるもので、β指示の場合に［１」信
号、α指示の場合に「Ｏ］信号出力となる。即ち、第１
１図にその指定の１例が示されているもので、各プロツ
ク毎に微分係数値［１］，「２」，「４」及び「＋］，
「−］の指示が成されると共に更にα，βの音量曲線形
式の選択を行うことが出来るようになつている。そして
、波形プログラム指定部３５の詳細は第１２図に示され
るもので、プロツクアドレス「１］〜「１５］の夫々の
プロツクアドレス毎に、微分係数値「１」 ，「２］「
４］の絶対値を指定するスィツチＡ１〜Ａｌ５、α／β
音量曲線形式指示スィツチＣ１〜Ｃｌ５、＋／一指示ス
イツチＤ１〜Ｄｌ５を設けてあり、各プロツクアドレス
毎のスィツチ群の共通ラインには前記プロツク計数レジ
スタ３４−１の計数値「１］〜「１５］のプロツク状態
検出信号が結合されてなる。更に各プロツク毎の微分係
数値指定スイツチＡ１〜Ａｌ５、Ｂ１〜Ｂｌ５はデコー
ダＥ１〜Ｅｌ５を介して夫々微分係数値［１］，「２］
，「４］の３つの指示信号として出力され、結局各対応
する指示信号同志がオアゲートを介して取り出されるの
である。尚プロツクアドレス「Ｏ］は常に「Ｏ］レベル
に設定されるのでスィツチ指定はなく、従つてプロツク
アドレス「１］〜「１５］迄が指定可能となるのである
。而して、波形プログラム指定部３５でプロツクアドレ
ス毎に指定された（ニ）指令信号は第３図Ｃに於けるア
ダー５２に供給され、微分係数値「１」，「２」，「４
］の指令信号は第３図Ｃのウエイトシフト回路６９に、
更にβ指令信号は第３図Ｂのイクスクルーシブオアゲー
ト７０及び７１に与えられる。そして、このβ指令信号
は通常イクスクルーシブオγゲート７０を通過して、α
，β別音量曲線形式制御回路７２のインヒビツトゲート
７２−１〜７２−３及びγンドゲート７２−４〜７２−
６に印加される。従つて、アンドゲート７２−４〜７２
−６はβ指示信号（゛１”）に同期し、インヒビツトゲ
ート７２丁１〜７２−３はα指示信号（゛０゜゛）に同
期して、α，β別音量曲線形式指示スィツチＳ，〜Ｓ６
によつて選択指示されたα，βに応じて出力されること
になり、インヒビツトゲート７２−１とアンドゲート７
２−４の出力はオアゲート７２−７に、インヒビツトゲ
ート７２−２とアンドゲート７２−５の出力はオアゲー
ト７２−８に、ィンヒビツトゲート７２−３とアンドゲ
ート７２−６の出力はオアゲート７２−９に接続されて
なる。オアゲート７２−７の出力はアンドゲート７２−
１０、インヒビツトゲート７２−１１，７２−１２及び
アンドゲート７２−１３に供給され、オアゲート７２−
８の出力はアンドゲート７２−１４及び前記インヒビツ
トゲート７２−１２に、オアゲ゛一ト７２−９の出力は
アンドゲート７２−１５に供給される。また、アンドゲ
ート７２−１４の出力は前記インヒビツトゲート７２−
１１及びアンドゲート７２−１３に印加される。更に、
アンドゲート７２−１０とインヒビツト７２−１１はオ
アゲート７２−１６を介してオアゲート７２−１７へ、
インヒビツトゲート７２一１２の出力はアンドゲート７
２−１８を介してオアゲート７２−１９へ、アンドゲー
ト７２−１３と７２−１５はオアゲート７２−２０へ供
給され、更にオアゲート７２−１７，７２−１９，７２
一２０は直列に接続されて結局オアゲート７２一１７の
出力として前記アンドゲート５０へ供給されてなる。前
記アンドゲート７２−１０，７２一１４，７２−１５，
７２−１８はエンベロープ状態検出回路７３からの検出
信号が接続されるもの Ｚで、即ち、通常はインバーテ
イドアンドゲート７３−１はエンベロープのクリア状態
、インヒビツトゲート７３−２はアタツク状態、インヒ
ビツトゲート７３−３はデイケィ状態、アンドゲート７
３−４はリリース状態を検出し、インヒビツト Ｓゲー
ト７３−２はアンドゲート７２−１０へ、インヒビツト
ゲート７３−３はγンドゲート７２一１４，７２−１８
へ、ゲート開放信号として供給される。また、インバー
ティドアンドゲート７３一１は前記エンベロープレジス
タ５４のオール［０」状態の検出信号（※印で示してあ
る第３図Ｄ参照）と共にインヒビツトゲート７３−５に
供給され、そのインヒビツトゲート７３−５の出力は更
にアンドゲート７３−４と共にオアゲート７３−６を介
してアンドゲート７３−１５にゲ一 （卜開放信号とし
て供給される。従つて、α，β別音量曲線形式制御回路
７２のオアゲート７２−１６はアタツク状態であつて音
量曲線形式が第９図の４〜７の指示の場合及びディケィ
状態であつて第９図の２と３の指示の場合に出力され、
アンドゲート７２−１８はデイケイ状態であつてアタツ
ク指示がある場合のディケィ指示無しである第９図にお
ける４，５の指示の場合の「３１」指令信号を取り出す
ものである。またオアゲート７２−２０はディケィ、リ
リースの下り指示である第９図の１，３，５，６，７の
場合にエンベロープ係数値を反転した補数値を指示する
信号としてとり出される。一方、オアゲート７２−１７
はアタツクＡ１ディケィＤ１リリースＲのスイツチ指示
があつた時のみ各アタツク、ディケィ、リリース状態で
出力され、その時の前記加算タイミング信号をシフトメ
モリ４９に対するイネーブル信号として出力する。前記
アンドゲート７２−１８から出力される「３１］指令信
号はウエィトシフト回路６９のオアゲート６９−６〜６
９−１０に供給され、オアゲート７２−２０から出力さ
れる補数指令信号はイクスクルーシブオアゲート６９−
１１を介して前記したイクスクルーシブオアゲート６９
−１〜６９−５に供給される。即ちウエイトシフト回路
６９は前記「３１」指令信号、補数指令信号が存在しな
い場合にはエンベロープレジスタ５４の「１」，「２］
，「４］，「８」，「１６］ウエィトであられされるエ
ンベロープ係数値はイクスクルーシブオアゲート６９−
１〜６９−５を通過し、波形プログラム指定部３５から
指示されたプロツクアドレス毎の微分係数値「１」，「
２］，［４］の指定された係数値に応じてウエィトシフ
ト（この場合は士微分係数値×エンベロープ係数値Ｅ）
が行われその乗算値がアダー５２に供給されるようにな
る。即ち、微分係数値「１］の指示信号はアンドゲート
６９−１２〜６９−１６の一方入力端に、「２」の指示
信号はアンドゲート６９−１７〜６９−２１の一方入力
端に、「４」の指示信号はアンドゲート６９−２２〜６
９−２６の一方入力端に供給される。そして、アンドゲ
ート６９−１２，６９−１７，６９−２２の他方入力端
にはエンベロープ係数値のウエィト「１］に対応した信
号が、アンドゲート６９−１３，６９−１８，６９−２
３の他方入力端にはウエィト「２］に対する信号が、ア
ンドゲート６９−１４，６９−１９，６９−２４の他方
入力端にはウエイト「４］に対応する信号が、アンドゲ
ート６９−１５，６９−２０，６９一２５の他方入力端
にはウエィト「８」に対応する信号が、アンドゲート６
９−１６，６９−２１，６９−２６の他方入力端にはウ
エィト「１６］に対応する信号が供給されるようになる
。更に、アンドゲート６９−１２はアダー５２のウエィ
ト「１］の入力側に、アンドゲート６９−１３と６９−
１７はオアゲート６９−２７を介してウエイト「２］の
入力側に、アンドゲート６９−１４，６９−１８，６９
−２２はオアゲート６９−２８，６９−２９によつてウ
エィト「４］の入力側に、アンドゲート６９−１５，６
９−１９，６９−２３はオアゲート６９−３０，６９−
３１によつてウエイト「８］の入力側に、アンドゲート
６９−１６，６９−２０，６９−２４はオアゲート６９
−３２，６９−３３によつてウエィト「１６］の入力側
に、アンドゲート６９−２１と６９一２５はオアゲート
６９−３４を介してウエイト「３２］の入力側に、アン
ドゲート６９−２６はウエイト「６４」の入力側に結合
されてなる。従つて、このウエィトシフト回路６９は微
分係数値「１］，［２」，「４」に応じて第１３図に示
した乗算値を得るようになるのである。而して、α，β
別音量曲線形式制御回路７２から出力される「３１］指
令信号がオアゲート６９−６〜６９−１０に供給された
場合にはエンベロープレジスタ５４の出力に関係なくエ
ンベローブ係数値は「３１］に強いられるようになる。
また、補数指令がイクスクルーシブオアゲート６９−１
１に供給されるとエンベロープレジスタ５４の５ビツト
で表わされるエンベローブ係数値は反転され、第１３図
に示した乗算値は逆の計算値となるものである。従つて
、第１１図から解るように各プロツクアドレス毎の乗算
はα，β別に指示された音量曲線形式に従い、結局、士
微分係数値×エンベロープ係数値Ｅ（但し、Ｅはα音量
曲線形式に従う場合にはＥα，β音量曲線形式に従う場
合にはＥβとなる）となる。この様にしてアダー５２に
入力された乗算値はシフトメモリ４９に供給される。即
ち、α，βの２つの音量曲線形式を指示することによつ
て、αに従う波形とβに従う波形を同時に指示すること
ができ、結局、異なる波形間では夫々の音量の立上り、
立下り曲線を異ならせ得るようになり、その組み合わせ
によつて合成楽音波形を変化に富んだものとすることが
できるのである。この為、顕著に倍音構造の経時的変化
を与えるようになり、効果的な音色を持つ楽音を発生さ
せることができ、特に金管楽器、撥弦楽器に見られる発
音時にその楽器特有な特徴を表現するのに最適である。
第３図Ｂにおいて、スィツチＳｌＯ，Ｓｌｌ，Ｓｌ２は
α，β別周期モード指定を指示するもので、各スィツチ
ＳｌＯ，Ｓｌｌ，Ｓｌ２は周期（デユテイと呼ぶ）制御
回路７４に供給され、この３つのスイツチのオン、オフ
状態でアンド機能マトリツクス回路７４−１より８通り
の「０］〜［７］の数字で示されるモード指定信号が出
力ラインから取り出され、その出力ラインは、オア機能
マトリツクス回路７４−２に入力される。

一方第３図Ａに示した波形の１周期毎に計数歩進される
サイクル数レジスタ３４−３の３ビツト（「１６」，「
３２］′，「６４」ウエィト）出力もこのデユティ制御
回路７４に供給されるのであり、サイクル数計数状態に
応じてインバーテイドアンドゲート７４−３からは第１
４図ｂの出力状態が、オアゲート７４一４からはアンド
ゲート７４−５、インヒビツトゲート７４−６及び前記
インバーテイド了ンドゲート７４−３の状態により〔１
６・３２＋１６・３２・ｉ〕の条件である第１４図ｃの
出力状態が得られる。そして、第１４図ａに示したサイ
タル数レジスタ３４−３の〔１６〕の信号はインヒビツ
トゲート７４−７及び７４−８に供給され、前記インバ
ーティドアンドゲ゛一ト７４−３の出力はアンドゲート
７４−９と７４−１０に供給され、オアゲ゛一ト７４−
４の出力はアンドゲート７４−１１と７４−１２に供給
されてなる。ここで、デユティとサイクル計数状態との
基本的な関係について述べると、これは第１５図に示さ
れる様になる。

即ち、「０」で示されるのは波形出力がないサイクルを
、「１」は波形出力有のサイクルを示している。デユケ
イ「１」 ，「１／２］， ［１／４］は夫々毎回、゛
１゛゜サイクル毎、６２゛サイクル毎、８４”サイクル
毎に波形出力をとりだす。デユケイ「１／３］は０４′
”ど５”゜のサイクル計数は行わずに直ちに゛６”サイ
クル状態に設定することによつて得られる。即ち、前記
α，β別周期モード指定スイツチＳｌＯ，Ｓｌｌ，Ｓｌ
２の３ビツトの組み合わせにより指定される「Ｏ］〜「
７］の数字で対応付けるモードのうち「６］及び「７］
のモード指定の場合オア機能マトリツクス回路７４−２
からの出力Ｋ１出力信号が発生し、アダー３６のウエイ
ト「６４」の出力信号と共にアンドゲート７４−１３に
供給し、その出力信号をオアゲート７４−−１４を介し
てサイクル数レジスタ３４−３のウエイト「３２］に供
給し、゛４゛，１５゛のサイクル状態を飛ばすのである
。また、オア機能マトリツクス回路７４−２のＫ２−出
力はオアゲート７４−１５へ、Ｋ３出力はオアゲート７
４−１６へ、Ｋ４出力はインヒビツトゲート７４−７を
介してオアゲート７４−１５へ、Ｋ，出力はインヒビツ
トゲート７４−８を介してオアゲート７４−１６へ、Ｋ
６出力はアンドゲート７４−９を介してオアゲート７４
−１７へ、Ｋ７出力はアンドゲート７４−１０を介して
オアゲート７４−１８へ、Ｋ８出力はアンドゲート７４
−１１を介してオアゲート７４−１９へ、Ｋ，出力はア
ンドゲート７４−１２を介してオアゲート７４−２０へ
接続され、更にオアゲート７４−１５，７４−１７，７
４−１９は直列接続されて出力Ｘ１（α）を、オアゲー
ト７４−１６，７４−１８，７４−２０は直列接続され
て出力Ｘ２（β）を取り出すのである。従つて、出力Ｘ
，（α），Ｘ２（βに発生する出力信号はα，β別周期
モード指定の数字「０］〜「７」に対応して第１６図に
示したようになる。即ち、出力Ｘ１（ωからは、α指示
による波形に基づいて周期Ｍが、出力Ｘ２（Ｆｊ）から
はβ指示による波形に基づく周期Ｎが取り出されるので
ある。従つて、周期モード「Ｏ」〜「５」では周期Ｍ，
Ｎは共に整数であるが、周期モード「６］ ， 「７」
では周期Ｍ，Ｎの一方が整数ならば他方は非整数の関係
に周期制御されるようになる。更に、出力Ｘ１（α），
Ｘ２（Ｄは夫々インヒビツトゲート７５、アンドゲート
７６に供給され、通常はイクスクルーシブオアゲート７
１よりα／β指示信号に同期してα指示信号ＣＯ゛）で
はインヒビツトゲート７５が、β指示信号（”１１）で
はアンドゲート７６が開かれ、それら出力は更に後述さ
れるインヒビツトゲートJモV，７８を介してオアゲート
７９から出力され第３図ｃのアンドゲート５１に供給さ
れる。ここで、スイツチＲ，はイクスクルーシブオアゲ
ート７１に接続されており、操作によつて波形プログラ
ム指定部３５から出力されるプロツクアドレス毎のα／
β指示信号を反転する為に設けられており、従つてアン
ドゲート７６はα指示信号に、インヒビツトゲート７５
はβ指示信号に同期して出力されるようになる為、出力
Ｘ１がβ、出力Ｘ２がαのデユティとなる。スィツチＲ
２はＰ信号及びその反転信号Ｐが夫々供給されるインヒ
ビツトゲート８０，８１に接続され、α，βを分離する
か非分離かの指示を行うもので、操作時にはインヒビツ
トゲート８０，８１からは出力は得られず、従つてイン
ヒビツトゲートJモV，７８からは夫々のモード指定によ
るα，β別のデユテイを表わすＸ１（α），Ｘ２（Ｆ３
）（但しスィツチＲ１の時にはＸ１（β），Ｘ２（α）
となる）信号が取り出される。スィツチＲ２の非操作で
はインヒビツトゲート８０，８１からは夫々Ｐ信号、Ｐ
信号（但し、重奏指示のときのみ発生する）が出力され
、前記各レジスタの偶数ラインメモリはαで、奇数ライ
ンメモリはβで指示されるようになり、これを一覧表で
解り易く示したのが第１７図である。尚、この場合スィ
ツチＲ１及び次に説明するＲ３のスィツチ指定は成され
ていない場合について示してある。又、スイツチＲ２に
よる非分離指示は重奏のときのみ有効となるものである
。スィツチＲ３はイクスクルーシブオアゲート７０に接
続され、これが操作された場合には波形プログラム指定
部３５でプロツク毎に指定されたα／β指示信号は反転
されるようになる。即ち第１７図に示した表においても
α／βの関係は全て逆になる。この様にα，β別周期モ
ード指定によりオクターブ操作を行うことが出来、楽音
波形のデユテイが変化し音色もオクターブ毎に異ならせ
ることが出来るので効果的な機能となる。

また、第１７図のα／β非分離動作を参照するに、モー
ド指定「６」の場合はα：βは１：１．５の周期となり
βはαに対して完全４度低い音となり、モード指定「７
］の場合はβはαに対して周期が２倍となるが、βの波
形はαの周期の２／３倍と２倍の周期の合成と考えられ
、βはαに対して完全５度高い成分とオクターブ低い成
分の音となる。第３図Ｄにおいて、スイツチＴ，は通常
のトレモロ（トレモロ平と呼ぶ）指示スイツチであり、
Ｔ２は操作中のみトレモロがかかるタツチトレモ口指示
スイツナであり、タツチトレモロを指示する場合にはト
レモロ平指示スイツチを開放しておくのである。

スイツチＴ３，Ｔ４，Ｔ５はトレモロの深さ（振幅値と
呼ぶ）を指示するスィツチであり順に最大「１］（１０
０％の深さ）、「１／２］５０％の深さ）、「１／４」
（２５％の深さ）を指定できる。スィツチＴ１若しくは
Ｔ２の指定信号はオアゲート８２を介してアンドゲート
８３−１〜８３−３に供給される為、指定された振幅値
の出力指示信号が取り出されトレモロ制御回路８４に供
給される。而して、アンドゲート８３−１〜８３−３は
オアゲート８４−１若しくは８４−２を介してアンドゲ
ート８４−３，８４−４に与えられる。また、スイツチ
Ｔ４がオンされるとスィツチＴ４に接続されたアンドゲ
ート８３−２の出力はエンベロープレジスタ５４の「６
４」ウエイト出力が結合されるアンドゲート８４−５を
介してオアゲート８４−６、アンドゲート８４−７に供
給される。従つてスィツチＴ４がオンされるとディケィ
状態及びリリース状態ではエンベロープレジスタ５４の
ウエイト「１６］は常に゛１゛となる。更に、リリース
状態を検出するγンドゲート８４−８の出力はトレモロ
指示で開成される前記アンドゲート８４−３に与えられ
ており、その出力は後述するマンドリン指定以外で開放
可能なインヒビツトゲート８４−９を介してオアゲート
８４−１０より出力信号として取り出される為インヒビ
ツトゲート８４−７はリリース状態では開かれず、その
結果インヒビツトゲート８４−１１が開放可能となる。
従つて、リリース状態では、エンベロープレジスタ５４
のウエイト「１６」の出力がインヒビツトゲート８４−
１１を通過することになる。一方、トレモロ指示ではエ
ンベロープレジスタ５４の「６４」ウエィトの出力が前
記アンドゲート８４−４に供給され、その出力はオアゲ
ート８４−１２を介してエンベロープレジスタ５４の「
６４」ウエイトに常に「１」信号を供給するため、「０
０」のクリア状態にはならず、ディケィ状態とリリース
状態の繰り返しとなる。スイツチＴ５がオンされると、
スィツチＴ，に接続されたアンドゲート８３−３の出力
はエンベロープレジスタ５４のウエィト「６４］の出力
が与えられるアンドゲート８４−１３を介してオアゲー
ト８４−１４，８４−１５に与えられると共にインヒビ
ツトゲート８４−１６にも供給される。

このインヒビツトゲート８４−１６は前記インヒビツト
ゲート８４−７と同様にリリース状態では開かれず、こ
の状態ではインヒビツトゲート８４一１７，８４−１８
が開放可能となる。従つて、リリース状態では、エンベ
ローブレジスタ５４のウエィト「１６］， 「８」の出
力がインヒビツトゲート８４−１７，８４−１８を通過
することになる。また、エンベロープレジスタ５４のウ
エィト「３２」の出力は後述するトレモロ撥指示スィツ
チＴ６のときにのみ有効なアンドゲート８４一１９が結
合されるインヒビツトゲート８４−２０を介して、更に
インヒビツトゲート８４−２１に与えられる。即ち、イ
ンヒビツトゲート８４一２１にはアンドゲート８４−４
からのゲ゛一ト出力禁止信号が印加されている為、トレ
モロ指示では開かれず常に゛０゛出力となる。従つて、
エンベロープ状態検出回路７３はインヒビツトゲート７
３−３のディケィ状態の出力信号しか取り出されない。
即ち、トレモロ指示スィツチＴｌ，Ｔ２においては、エ
ンベロープレジスタ５４のエンベロープ係数値は音量曲
線形式（第９図参照）に応じて、振幅値１／１，１／２
，１／４の深さ指示によつて第１８図から第２０図に示
した如く例となる。尚、第９図に於ける音量曲線形式１
，４，５についてはトレモロはかからないのである。Ｔ
６はトレモロ撥指示スィツチであり、これが操作される
とアンドゲート８４−１９からはリリース状態で且つエ
ンベロープレジスタ５４が「１６」以上になる条件で出
力されるインヒビツトゲート８４−２２の出力信号が通
過するようになる。更にエンベローブレジスタ５４の「
００」のクリア状態が状態検出回路７３のインバーティ
ドアンドゲート７３−１で検出されると、インヒビツト
ゲート７３−５、オアゲート７３−６を介してアンドゲ
ート７２−１５にリリース指示信号として出力されるの
である。従つてリリース状態での前半は後述するディケ
ィクロツク信号で動作し、結局第２１図Ａ，Ｂに示した
如く（但し、トレモロ深さ１／１指定の場合）音量曲線
形式に応じた撥弦音的なトレモロとなり、効果的な機能
となるのである。タィチトレモロ指示スィツチＴ２はト
レモロ平指示スィツチＴ１をあらかじめオフ状態にして
おいた時に有効で、操作中のみにトレモロ効果を得るの
である。エンベローブレジスタ５４の「３２］，「６４
」ウエイト段の出力状態により、インヒビツトゲート８
５でアタツク状態検出信号５を、インヒビツトゲート８
６によりデイケィ状態検出信号４を、アンドゲート８７
とインヒビツトゲート８８の直列回路によりリリース検
出信号６を、前記したインバーテツドゲ゛一ト６６−６
の出力によりハイリリース検出信号５をアンドゲート８
９と９０の直列回路によりスローリリース検出信号４を
取り出すようにする。

また、９１はハイリリース指定の同期セツトレジスタで
あり、１ビツトのラインメモリを８本有し、シフトパル
スφ。でシフト動作をする。而して、ハイリリース（ｅ
）は演奏キーのオフ時（特にオルガン音のような定常音
指定の時）のクリツク音防止の為の比戟的速い減衰を意
味するものである。その為の後述するＯセツト信号が出
力されるとその信号は、オアゲート９２を介して入力指
示信号が無い時に開かれるインヒビツトゲート９３及び
第３図Ａに於けるアンドゲート６２の反転信号で開かれ
るインヒビツトゲート９４を介してハイリリース同期セ
ツトレジスタ９１に入力される。インヒビツトゲート９
３の出力信号はアンドゲート６２の出力信号（「Ｏ］プ
ロツクアドレス信号発生時の加算タイミング）に同期し
てアンドゲート９５、エンベロープ状態の「００」以外
の状態でゲートが開かれるインヒビツトゲート９６、オ
アゲート６４及びオアゲート６５を介して前記したエン
ベロープクロツク用の同期セツトレジスタ５３に入力セ
ツトしてハイリリース動作を行わせるようになる。以上
で、本システムの心臓部となる構成について説明した。

次に第３図Ａ，Ｂ，Ｃ，Ｄの回路構成を制御するタイミ
ング関係、エンベロープ制御用の各種クロツク信号、重
奏制御信号、演奏キー群、キー入力制御等について、第
２２図の図面接続状態にある第２３図Ａ，Ｂの回路構成
図を用いて説明する。原クロツク発生器１００から出力
される基本クロツク信号φ。

（例えば２７２５１０Ｈｚ）は第３図Ａ及びＤのレジス
タ２０，２１，３４，５３，５４を構成している８本の
ラインメモリの１循に相当する計数を行うラインカウン
タ１０１に供給される。このラインカウンタ１０１は３
ビツトで８進のバイナリ計数動作を行うもので、各ビツ
ト段の出力（第２４図ａ参照）は制御タイミング発生回
路１０２に供給される。この制御タイミング発生回路１
０２には重奏指示スイツチｗからのＷ１（非重奏指示）
、Ｗ２（２重奏指示）、Ｗ３（４重奏指示）の接点位置
での各指示信号が供給されており、従つて出力５にはイ
ンヒビツトゲート１０２−１、インバーテイドγンドゲ
ート１０２一２を介して第２４図（ｂ）に示した出力信
号が出力され、非重奏指示ではオアゲー口０２−３，１
０２−４を介して出力５に「１］信号及びオアゲ゛一ト
１０２−５，１０２−６を介して出力８に「１］信号が
出力される。また、２重奏指示ではアンドゲー口０２−
７、オアゲー口０２−３，１０２−４を介して出力５に
第２４図Ｃに示した出力信号が、更にインヒビツトゲー
ト１０２−８、オアゲート１０２−９、オアゲート１０
２−５，１０２−６を介して出力６に第２４図Ａ（７）
Ｃに示した出力信号が得られる。４重奏指示ではアンド
ゲー口０２−１０，１０２−１１、オアゲート１０２−
４を介して出力５より第２４図（ｄ）に示した出力信号
が、またインヒビツトゲート１０２−１２，１０２−１
３、オアゲート１０２一６を介して出力８より第２４図
ＡＯｄに示した出力信号が発生する。

重奏指示スイツチＷの接点Ｗ４の８重奏指示信号、４重
奏指示信号、２重奏指示信号及び前記ラインカウンタ１
０１の各ビツト段出力は重奏タイミング信号発生回路１
０３に供給される。而して６オアゲート１０３−１から
は４重奏指示信号若しくは８重奏指示信号が，オアゲー
ト１０３−２わらは重奏有（２，４，８重奏のいずれの
指示でも出力される）信号が出力される。このオアゲー
ト１０３−２の重奏有信号はアンドゲート１０３−３６
インヒビツトゲート１０３−４に供給される為，ライン
カウンタ１０１のウエイト「１」の出力信号が第２４図
ＡＯｅに示した如くのＰ信号６Ｐ信号として夫々のゲー
トより出力され６第３図Ｂのインヒビツトゲート８０，
８１に印加されることになる。また，オアゲー口０３−
２から出力される重奏有信号はアンドゲー口０３−５に
供給される為、その出力よりラインカウンタ１０１のウ
エイト「１」の出力信号が取り出され．オアゲ゛一ト１
０４を介して「＋１］指令信号として出力される。また
、オアゲ゛一口０３−１の出力はアンドゲート１０３−
６に供給される為ラインカウンタ１０１のウエイト「２
」からの出力信号が出力され、オアゲー口０３−７を介
してオアゲート１０３−８に供給される。また．２重奏
指示信号はインヒビツトゲート１９３−９に供給されそ
の出力からラインカウンタ１０１のウエイト「１」の反
転信号が取り出されオアゲート１０３−７を介してイン
ヒビツトゲート１０３−８に印加される。更に、オアゲ
ート１０３−２から出力される重奏有信号はオアゲート
１０３−１０を介して反転出力信号としてインヒビツト
ゲート１０３−８に印加される。また、このオアゲート
１０３−１０にはビブラート指定スイツチＢの操作信号
が印加される。即ち，インヒビツトゲート１０３−８の
出力はオアゲート１０５を介して２重奏、４重奏指示に
よつて第２４図ＢＯｇ，ｉに示した出力信号を出力する
ことになる。又．８重奏指示信号がアンドゲート１０３
−１１に供給されるとラインカウンタ１０１のウエイト
「４」の出力信号がこのアンドゲート１０３−１１より
出力され６オアゲート１０６を介して第２４図ＢのＫに
示した信号として出力される。従つて第２４図ＢＯｆ，
ｇに示したタイミング信号は２重奏指定の時に夫々オア
ゲート１０４，１０５から出力され６第２４図ＢＯｈ，
ｉに示したタイミング信号は４重奏指定の時に夫々オア
ゲート１０４，１０５から出力され、更に第２４図ＢＯ
ｊ，ｋ，ｌに示したタイミング信号は８重奏指定の時に
夫々オアゲート１０４〜１０６から出力され、第３図Ａ
に示したアンドゲート９７−１〜９７−３に印加され、
「０」プロツクアドレス信号に同期して追加加数値とし
てアダー４０に供給されるようになる。即ち、重奏指示
での前記追加加数値は各ラインメモリに周波数微差を付
ける為に用いられるのである。前記制御タイミング発生
回路１０２から出力される前記出力５，５，６のタイミ
ング信号は入力制御回路１０７に供給されると共に出力
５からのタイミング信号は第２３図Ｂのオクターブカウ
ンタ１０８にも供給される。即ち，このオクターブカウ
ンタ１０８は，・８Ｚ０の８ラインタイム毎に計数歩進
される３ビツト８進のパイナリカウンタであり、その中
の下位２ビツト（ウエイト「１」、「２」）が４オクタ
ーブのコード状態として第３図Ａのオクターブ入力コー
ドとなる（第２５図Ａのａ参照）。このオクターブカウ
ンタ１０８の３ビツトの各段出力は同期信号発生回路１
０９に供給されると共にデコーダ１１０にも与えられる
。而して、この３ビツトのオール「Ｏ」計数状態がイン
バーテイドアンドゲート１０９−１，インヒビツトゲー
ト１０９−２によつて検出され、検出出力４として第２
５図ＡＯｂに示したタイミング信号が取り出され６音階
カウンタ１１０に計数歩進信号として印加される。この
音階カウンタ１１１は下位２ビツトが３進のバイナリ計
数器としてなり、そのキヤリでもつて上位１ビツトの２
進の計数器を動作させるものである（第２５図Ａ（７）
ｃ参照）。しかして、カウンタ１０８の最上位ビツトと
音階カウンタ１１１との組み合わせの４ビツトで音階カ
ウンタを構成しており、従つてこの４ビツト出力が第３
図Ａの音階入力コードとなるのである。このカウンタ１
１１は同期信号発生回路１０９に供給されると共にデコ
ーダ１１２にも印加される。デコーダ１１０の出力１〜
８の８出力からは第２５図ＡＯｄに示した如くの異なる
タイミング信号が出力され演奏キー群１１３の８本の縦
ラインに印加される。この演奏キー群１１３は４８個の
演奏キーがマトリツクス状に配置され，６本の出力ライ
ンがキー操作タイミング検出回路１１４のアンドゲート
１１４−１〜１１４−６に夫々供給されるようになる。
このアンドゲート１１４−１〜１１４−６にはデコーダ
１１２の出力４〜［Ｆ］から発生する異なる６ケのタイ
ミング信号（第２５図Ｂのｅ参照）が夫々順に結合され
ている。而して，アンドゲート１１４−１〜１１４−６
の出力はオアゲート１１４−７〜１１４一１１の直列回
路によつてその出力より４８個の演奏キーのうちの操作
された対応するキー入力タイミング信号が取り出され，
入力制御回路１０７のキー入カフリツプフロツプ１０７
−１に入力される。同期信号発生回路１０９から出力さ
れるタイミング信号はカウンタ１０８，１１１の計数状
態に応じて変化するようになり、出力５からは第２５図
ＢＯ）ｆに示すタイミング信号がインヒビツトゲート１
０９−３〜１０９−５を用いて検出され，出力１からは
第２５図Ｂのｇに示すタイミング信号がインバーテート
アンドゲート１０９−１．インヒビツトゲート１０９−
２，１０９−６，１０９−７，１０９−８を用いて検出
される。

更に出力Ωからは第２５図ＢＯｈに示すタイミング信号
がアンドゲート１０９−９．インヒビツトゲート１０９
−１０，１０９−１１を用いて検出され，出力５からは
カウンタ１１１のＳ４の出力信号が、出力１からは第２
５図Ｂのｉに示すタイミング信号がインヒビツトゲート
１０９−１２を用いて検出され，出力４からは第２５図
ＢＯｊに示すタイミング信号がアンドゲート１０９−１
３、インヒビツトゲ゛一ト１０９−１４を用いて検出さ
れ夫々出力されるのである。各種クロツク時間発生回路
１１５のシフトレジスタ１１５−１は２４ビツトでダイ
ナミツクに動作するもので、前記制御タイミング発生回
路１０２の出力５からの８ラインタイム毎のクロツク信
号によつてシフトされる。

従つて、このシフトレジスタ１１５−１の１循は前記カ
ウンタ１０８の８進とカウンタ１１１の３進との計２４
進に同期するのである。このシフトレジスタ１１５−１
は８ビツト単位に第１計数部、第２計数部、第３計数部
の独立した計数部を有しており、第１計数部及び第２計
数部はビブラート及びエンベローブのクロツク信号の発
生の為に使用され、第３計数部は後述する新キー有時の
所定時間のタイム計数に使用される。基本的には第１計
数部は同期信号発生回路１０９の出力１のタイミング信
号（第２５図Ｂ参照）で動作する８ビツトのバイナリカ
ウンタであり６第２計数部は出力５からのタイミング信
号で動作する下２ビツトが３進タウントをする８ビツト
のバイナリカウンタ，第３計数部は出力５からのタイミ
ング信号で動作する８ビツトのバイナリカウンタである
。而して，このシフトレジスタ１１５−１の出力ｄ１か
らの出力信号はオアゲー口１５−２を介してアダー１１
５−３に供給され、更にその出力はシフトレジスタ１１
５−１の入力側に循環されるようになる。

また、アダー１１５−３からのキヤリ信号はキヤリフリ
ツブフロツプ１０７−２を介してインヒビツトゲート１
１５−４に印加される。このインヒビツトゲート１１５
−４は前記同期信号発生回路１０９の出力１のタイミン
グ信号発生時に出力禁止されるようになるもので、その
出力はオアゲート１１５−５を介してアダー１１５一３
に印加される。また、前記出力４のタイミング信号はイ
ンヒビツトゲート１１５−６を介してオアゲート１１５
−５にも入力される。シフトレジスタ１１５−１の出力
Ｄ２はインパーテイドアンドゲート１１５−７，インヒ
ビツトビツトゲート１１５−８に、出力Ｄ３はインヒビ
ツトゲート１１５−９及びアンドゲート１１５−１０に
、出力Ｄ４はインヒビツトゲート１１５−１１及びアン
ドゲート１１５−１２に、出力Ｄ５はインヒビツトゲー
ト１１５−１３及びアンドゲート１１５−１４に６出力
Ｄ６はインヒビツト１１５−１５及びアンドゲート１１
５−１６に，出力Ｄ７はアンドゲート１１５−１７に印
加される。

また，インバーテートアンドゲート１１５−７．インヒ
ビツトゲート１１５−９，１１５一１１，１１５−１３
，１１５−１５には夫々順に前段のアンドゲー口１５−
１０，１１５−１２，１１５−１４，１１５−１６，１
１５−１７が印加され、各アンドゲートの出力はワンシ
ヨツトのクロツク（８／ｏタイム幅）として取り出され
るのである。また２インヒビツトゲート１１５−８には
出力ｄ１が印加され、その出力はアンドゲート１１５−
１８に供給される。

このアンドゲート１１５一１８には前記同期信号発生回
路１０９の出力１のタイミング信号が印加され、オアゲ
ート１１５一２を介してアダー１１５−３に印加される
。即ち，第２計数部の下２ビツトの３進カウントの制御
を行うのである。シフトレジスタ１１５−１の出力ｄ１
はアンドゲート１１５−１９に，アンドゲート１１５Ｒ
１４の出力はアンドゲート１１５一２０に印加され，そ
れら出力は前記同期信号発生回路１０９の出力Ｃのタイ
ミング信号に同期してチヤタリング防止用の時間を決め
る為のフリツプフロツプ１１５−２１（デイレイ無し）
に夫々りセツト、セツト信号として供給される。さて６
１１６はビブラートクロツク選択回路でありアンドゲー
ト１１６−１にはアンドゲート１１５−１０からのクロ
ツク信号が、アンドゲート１１６−２にはアンドゲート
１１５−１２からのクロツク信号が結合され、それらア
ンドゲート１１６−１ｖ１１６−２の出力はオアゲート
１１６一３を介してアンドゲート１１６−４，インヒビ
ツトゲート１１６−５に結合される。

更に，インヒビツトゲート１１６−５の出力は前記同期
信号発生回路１０９の出力１のタイミング信号が印加さ
れるアンドゲー口１６−６に，アンドゲート１１６−４
の出力は前記出力４のタイミング信号が印加されるアン
ドゲート１１６−７に供給され，それらアンドゲー口１
６−６．１１６−７の出力はオアゲ゛一ト１１６−８を
介してビブラートクロツク信号ＺＢとして出力される。
即ち．このビブラートクロツク信号ＺＢはビブラートク
ロツク選択スイツチＳＡ，ＳＢの選択指定によつて異な
るタイムクロツク信号となるのである。

ＳＡスイツチは第２６図から解るようにシフトレジスタ
１１５−１の第１の計数部で決まるクロツク信号を取り
出すのか、第２の計数部で決まるクロツク信号を取り出
すのかを指定するものである。而して、ビブラートクロ
ツク信号ＺＢは第２３図Ａに於ける８進のバイナリのカ
ウンタ１１７に計数歩進信号として印加される。このカ
ウンタ１１７は各出力段から第２７図ａの信号を発生し
、ビブラート制御回路１１８に印加される。そして、こ
の計数状態により、出力Ｅ，には第２７図ｂに示すタイ
ミング信号がインヒビツトゲート１１８−１．アンドゲ
ート１１８−２によつて検出され、出力Ｅ２には第２７
図ｃに示すタイミング信号がインヒビツトゲート１１８
−３．アンドゲート１１８−４によつて検出され、出力
Ｅ３には第２７図ｄに示すタイミング信号がアンドゲー
ト１１８−５，１１８−６によつて検出され．出力Ｅ４
には第２７図ｅに示すタイミング信号がインバーテイド
アンドゲート１１８−７、アンドゲート１１８−８によ
つて検出され、出力Ｅ５には第２７図ｆに示すタイミン
グ信号がインヒビツトゲート１１８−９によつて検出さ
れ、更に出力Ｅ６には第２７図ｇに示すタイミング信号
がインヒビツトゲート１１８−１０によつて検出される
。結局出力Ｅ７では第２７図ｈに示すタイミング信号が
出力Ｅｌ，ｅ３，ｅ６のオア加算をとるオアゲー口１８
−１１，１１８−１２の直列回路によつて検出され６出
力Ｅ８では第２３図１に示すタイミング信号が出力Ｅｌ
，ｅ２，ｅ５の論理和をとるオアゲート１１８−１３，
１１８−１４の直列回路によつて検出されるようになる
。従つて，出力Ｅ７，ｅ８，ｅ４のタイミング信号はビ
ブラート指定スイツチＢの操作指定時にアンドゲー口１
８−１５〜１１８−１７、オアゲート１０４〜１０５を
介して第３図Ａにおける［０」プロツク信号が供給され
るアンドゲート９７−１〜９７−３に出力されるのであ
る。即ち６ビブラート指示時にはカウンタ１１７のカウ
ント値に従つて△Ｐ，，△Ｐ２，ΔＰ４が出力される。
１１９は第３図Ｄのインヒビツトゲート６３に印加され
るエンベロープクロツクを選択するエンベロープクロツ
クセレクト回路である。

ＲＡｊＲＢはリリース状態でのクロツク信号を選択する
スイツチ．ＤＡ，ＤＢはデイケイ状態でのクロツク信号
を選択するスイツチ，Ｒｃはスローリリースクロツク信
号の選択スイツチであり，また０Ａはオルガン音（定常
音）的エンベロープ指定スイツチである。前記アンドゲ
ート１１５−１２から出力されるクロツク信号はアンド
ゲート１１９−１〜１１９−３へ，アンドゲート１１５
−１４から出力されるクロツク信号はアンドゲート１１
９−４〜１１９−６へ６アンドゲート１１５−１６から
出力されるタイムクロツク信号はアンドゲート１１９−
７〜１１９−９へ、アンドゲート１１５一１７から出力
されるタイムクロツク信号はアンドゲート１１９−１０
，１１９−１１へ印加される。更に，アンドゲート１１
９−１，１１９−４，１１９−７，１１９−１０の夫々
にはＲＢスイツチの選択接点出力が印加され、それらア
ンドゲートの出力は論理和をとるオアゲート１１９−１
２〜１１９−１４の直列回路に供給されその出力はアン
ドゲート１１９−１５，インヒビツトゲート１１，９−
１６に結合される。前記同期信号発生回路１０９の出力
１のタイミング信号はアンドゲート１１９−１７〜１１
９一１９へ６出力５のタイミング信号はアンドゲート１
１９−２０〜１１９−２２に印加される。

前記アンドゲート１１９−１６は夫々アンドゲート１１
９−２０，１１９−１７に与えられ、その出力はオアゲ
ート１１９−２３を介して第３図Ｄのリリース状態検出
信号が印加されるアンドゲート１１９−２４を介してリ
リースクロツク信号ＺＲとして出力するものである。Ｒ
Ａスイツチは第２６図から解るようにシフトレジスタ１
１５−１の第１の計数部で決まるクロツク信号を取り出
すのか２第２の計数部で決まるクロツク信号を取り出す
かを指定するものである。アンドゲート１１９−２，１
１９−５，１１９−８の夫々にはＤＢスイツチの選択接
点出力が印加され，それらアンドゲートの出力は論理和
をとるオアゲート１１９−２５，１１９−２６の直列回
路に供給されその出力はアンドゲート１１９−２７．イ
ンヒビツトゲート１１９−２８の夫々に供給される。更
に、このアンドゲート１１９−２７、インヒビツトゲー
ト１１９−２８の出力は夫々アンドゲート１１９−２１
，１１９−１８、オアゲート１１９一２９を介してアン
ドゲート１１９−３０に供給され、第３図Ｄのデイケイ
状態検出信号時にデイケイクロツク信号を出力するよう
になる。次に、アンドゲート１１９−６，１１９−９，
１１９−１１の夫々にはスイツチＲｃの選択接点出力が
印加され，それらアンドゲートの出力は論理和をとるオ
アゲート１１９−３１，１１９−３２の直列回路に供給
されその出力は第３図Ｄから供給されるスローリリース
伏態検出信号の発生時にアンドゲート１１９−３３，１
１９−１９を介してスローリリースクロツク信号ＺＳＲ
を取り出す。アンドゲート１１９−３はオアゲート１１
９−３７を介して第３図Ｄから供給されるハイリリース
伏態検出信号、若しくはアタツク伏態検出信号の発生時
に出力され、アンドゲート１１９−２２よりハイリリー
スクロツク信号／Ｈｒ若しくはアタツククロツク信号／
Ａとして出力される。而して，アンドゲート１１９−２
４から出力されるリリースクロツク信号ＺＢ６アンドゲ
ート１１９−３０から出力されるデイケイクロツク信号
ＺＤ．アンドゲー口１９−１９から出力されるスローリ
リースクロツク信号Ｚｓｒ，アンドゲート１１９−２２
から出力されるハイリリースクロツク信号Ｚｈｒの夫々
のクロツク信号はオアゲート群１１９−３４−３５，１
１９−３６の直列回路の出力よりエンベロープクロツク
信号として第３図Ｄのインヒビツトゲート６３に供給さ
れる。

１２０はアタツク状態、デイケイ状態，リリース伏態，
スローリリース状態、ハイリリース状態で第３図Ｃのエ
ンベロープ用のアダー５５に供給される加算値指定回路
であり、エンベロープ係数値を指定された加算値だけ加
減算することによつて時間経過に伴うエンベロープの立
上り、立下り時間を制御出来るようにするのである。

即ち、Ａａスイツチは５接点の選択スイツチであり，各
接点出力はアタツク状態検出信号が印加されるアンドゲ
ート１２０−１〜１２０−５を介して夫々「＋１」 ，
「＋２」 ，「＋４」，「＋８」，「＋３２」の加算値
指令信号をオアゲート１２０−６〜１２０−１０を介し
て出力する。Ｄａスイツチは５接点の選択スイツチであ
り、各接点出力はデイケイ状態検出信号が印加されるア
ンドゲート１２０−１１〜１２０−１５，オアゲート１
２０一６〜１２０−１０を介して夫々「＋１」，［＋２
」，［＋４」，「＋８］，「＋３２］加算値指令信号と
して出力する。また、リリース状態検出信号の発生時に
はオアゲート１２０−１６を介して「＋１」加算指令信
号を、スローリリース状態検出信号の発生時にはオアゲ
ート１２０−１７を介して「＋１」加算値指令信号を６
ハイリリース状態検出信号の発生時にはオアゲート１２
０−１８を介して「＋８」加算値指令信号を得ることに
なり，この加算値が第３図Ｃのアダー５５にアンドゲー
ト６７−１〜６７−５を介して供給される。結局、アン
ドゲート１１５−１０，１１５一１２，１１５−１４，
１１５−１６，１１５−１７から出力される第１計数部
、第２計数部に於ける夫々異なるクロツク信号はビブラ
ートクロツク選択回路１１６及びエンベロープクロツク
セレクト回路１１９により夫々の指示に応じて第２６図
の０○”印で示した個所が選択され、更に、その選択さ
れたタイムクロツク信号に同期してエンベロープ用のア
ダー５５に対する加算値がセレクト出来るのである。

第２８図６第２９図及び第３０図は６夫々アタツヘヂイ
ケイ、リリース状態でのエンベローブ係数値の経時変化
についての例を示したものである。

次に、キー入力制御に関し説明する。

即ち前述したキー操作タイミング検出回路１１４から出
力される操作された演奏キーに対応するタイミング信号
（８φｏのタイム幅）はキー入力同期フリツプフロツプ
１０７−１に入力され、その出力はアンドゲ゛一ト１０
７−３に印加される。このアンドゲート１０７−３はチ
ヤタリング防止用のフリツプフロツプ１１５−２１のセ
ツト出力に同期して出力され、インヒビツトゲ゛一ト１
０７−４に供給されることによりキーオン信号を発生す
る。即ち、インヒビツトゲート１０７−４は後述される
が演奏キーの数（この場合４８個）に対応した４８ビツ
トのシフトレジスタ１０７−５の出力が゛０”の時の最
初でワンシヨツトの新キー操作によるキーオン信号を得
てアンドゲート１０７−６に供給する。このアンドゲー
ト１０７−６は第３図Ａに示したインヒビツトゲート６
８から出力されるリセツト信号（エンベロープレジスタ
５４の中のクリアされている空ラインメモリを示す）に
応答して空ラインメモリに新キーの音高入力データ及び
エンベロープのアタツク状態のセツトを行う前述した入
力指示信号を発生する。しかも、重奏指示状態に応じて
複数のラインメモリを指定する入力指示信号となる。即
ち、第３図Ａのインヒビツトゲート６８から出力される
りセツト信号は入力制御回路１０７のアンドゲート１０
７−７、インビツトゲート１０７−８に供給される。ア
ンドゲート１０７−７の出力はオアゲート１０７−９、
インヒビツトゲート１０７−１０を介して保持されると
共に前記インヒビツト１０７−８によつて出力禁止とさ
れるインヒビツトゲート１０７−１１に入力結合される
。又アンドゲート１０７−７、インヒビツトゲート１０
７−８には制御タイミング発生回路１０２からの出力５
、即ち２重奏指定、４重奏指定の第２４図ＡＯｃ，ｄに
示した信号及び重奏指示の無い指定の常時「１」信号、
８重奏指定の第２４図ＡＯｂに示した信号がゲート信号
として印加されている。更に第２４図ＡＯｂに示した信
号は出力５よりインヒビツトゲート１０７−１２を介し
てインヒビツトゲー口０７−１０の出力を禁止し保持を
解除する。従つて、前記インヒビツトゲート１０７−１
１からは各重奏指示に応じた出力６の信号に同期した信
号を発生し、アンドゲート１０７−６からキーオン信号
の発生時に出力されるようになる。而して、アンドゲー
ト１０７−６の出力信号はインヒビツトゲート１０７−
１３及びアンドゲート１０７−１４に供給される。アン
ドゲート１０７−１４は制御タイミング発生回路１０２
の出力５の信号に同期して出力され、オアゲート１０７
−１５を介して１ビツト遅延（１φｏの遅延時間）を行
うフリツプフロツプ１０７−１６に入力され、その出力
はインヒビツトゲート１０７−１７を介して再びオアゲ
ート１０７−１５に供給され循環可能となつている。即
ち、インヒビツトゲート１０７−１７が制御タイミング
発生回路１０２の出力５からの出力信号（第２４図Ａの
ｂ参照）でゲート出力が禁止される迄保持される。従つ
て、インヒビツトゲート１０７−１３からの出力信号は
アンドゲート１０７−６の出力発生時からインヒビツト
ゲート１０７−１７の出力によつてゲート禁止される迄
の間発生されることになる。依つて、インヒビツトゲー
ト１０７−１３からはキーオン信号の８φ０タイム幅の
間に重奏指示に応じて、１φｏタイム幅（重奏指示無し
の場合）、２φｏタイム幅（２重奏指示の場合）、４φ
ｏタイム幅（４重奏指示の場合）、８φｏタイム幅（８
重奏指示の場合）の入力指示信号を発生することになる
。この場合、２重奏指示ではラインメモリＬ。（！：Ｌ
１、Ｌ２とＬ３、Ｌ４とＬ５、Ｌ６とＬ７の４つの組み
合わせ、４重奏指示ではＬ。−Ｌ３、Ｌ４〜Ｌ７の２つ
の組み合わせ、８重奏指示ではＬ。−Ｌ７の１つの組み
合わせとなり、第３図Ａの音階コードレジスタ２０、オ
クターブコードレジスタ２１の複数のラインメモリに同
じ音高入力コードが入力されると共に第３図Ｄのエンベ
ロープレジスタ５４も複数のラインメモリがアタツク状
態におかれ、各レジスタは複数のラインメモリが作動可
能とされるのである。而して、アンドゲート１０７−６
の出力は、前記１ビツト遅延のフリツプフロツプ１０７
−１６の出力と共にオアゲート１０７−１８を介して、
更にシフトレジスタ１０７−５の出力信号が入力される
オアゲート１０７−１９を介してアンドゲート１０７−
２０に印加される。オアゲー口０７１８からの信号は入
力指示信号に同期して取り出されるもので、その出力信
号は、アンドゲート１０７−２０より、オアゲート１０
７−２１から出力される押されたキーに対応したタイミ
ング信号でシフトレジスタ１０７−５に書き込み信号と
して供給される。シフトレジスタ１０７−５は「１」信
号が書き込まれると制御タイミング発生回路１０２の出
力５からのタイミング信号（第２４図Ａの５参照）に同
期して順次シフトされ、演奏キーを押している間は循環
保持されるが演奏キーを離すと解除される。アンドゲー
ト１０７一２０の出力はインヒビツトゲ゛一ト１０７−
２２にゲート禁止信号として供給される。一方、演奏キ
ーが押されることによりインヒビツトゲート１０７−４
から出力されるキーオン信号はオアゲート１０７−２３
を介してフリツプフロツプ１０７−２４をセツトし、そ
のセツト出力はインヒビツトゲート１０７−２５を介し
て循環保持される。

そして、この循環保持は前記同期信号発生回路１０９の
出力５のタイミング（第２５図ｆ参照）とキヤリ用フリ
ツプフロツプ１０７２の出力との論理積を取るアンドゲ
ート１０７一２６の出力の発生に同期して解除される。
即ち、フリツプフロツプ１０７−２４のセツト出力は各
種クロツク時間発生回路１１５の中のインヒビツトゲー
ト１１５−２２に印加されシフトレジスタ１１５−１の
第３計数部を計数動作開始させることになり、従つてこ
の第３計数部により保持時間を求めることが出来るもの
で本システムでは演奏キーを押してから約４５ｍｓとな
るように設定されている。而して、フリツプフロツプ１
０７−２４のセツト出力信号は前記オルガン音的音量指
定を行うスイツチ０Ａと共にオアゲート１０７−２７を
介して前記インヒビツトゲート１０７−２２に印加され
、その出力はアンドゲート１０７−２８に供給される。
アンドゲート１０７−２８には更に一致回路１２１の一
致検出信号が印加されており、アンドゲート１０７−２
８の出力からはハイリリースセツト（５セツト）信号を
取出すようになり第３図Ｄに於けるオアゲート９２を介
してハイリリース同期セツトレジスタ９１にセツトされ
るのである。一致回路１２１はカウンタ１０８，１１１
の０，，０２，Ｓ１，Ｓ２，Ｓ４，Ｓ８の各段から出力
される音高入力コードと第３図Ａの音階コードレジスタ
２０及びオクターブコードレジスタ２１から出力される
音高出力コードとの一致をみるのである。即ち、スイツ
チ０Ａがオフ指定の場合には、フリツプフロツプ１０７
−２４の保持時間（約４５ｍｓ）の間に、既に音階コー
ドレジスタ２０及びオクターブコードレジスタ２１のラ
インメモリに音高コードが入力されていて且つ演奏キー
が離されているのはアンドゲート１０７−２８からハイ
リリースセツト信号が出力されハイリリース状態におか
れる。前述した如く、ハイリリース状態は演奏キーが離
された時に急速に音が消滅する状態をいうのである。又
、スイツチ０Ａがオン指定の場合には、演奏キーが離さ
れた場合（アンドゲート１０７−２０の出力が無し）に
離された演奏キーと同じ音高出力コードのラインメモリ
をハイリリース状態にセツトするのである。それによつ
て、クリツク音をなくした演奏キーのオフ状態を実現出
来るのである。このように本発明の構成によれば、特に
第２４図Ａ１第２４図Ｂにおいて示した如く、２重奏、
４重奏、８重奏の指定時には、それぞれ所定の複数のラ
インメモリに対し、同一の音階コード、オクターブコー
ドの楽音が割当てられ、時分割処理を行なつて個々の楽
音が発生させるようにし、且つ同一音高コードに対応し
て発生される楽音の周波数には、各々微差がかけられる
ようにした為、それらの楽音を混合して発生される音響
は重厚な感じがするようになるものである。

尚、前記実施例では音量曲線形式をα，β別の２種に夫
々指定出来る様にしたがこれは２つに限られるものでは
なく、２つ以上の波形の合成とすることも出来るのであ
る。

また、前記した第３図Ａのプロツク毎の波形プログラム
指定部３５は第１２図に示した如くスイツチ指定とした
が、あらかじめ必要な指示状態を決めておくことにより
例えばＲＯＭ（リードオンリーメモリ）等の固定記憶装
置に記憶させておくようにしてもよい。

また、必要な指示内容を磁気カードに記臆させておき、
使用時にそれを読み出してフリツプフロツプ等のメモリ
にバツフア記憶させるようにしてもよい等種々の方法が
考えられるのである。また、楽音波形の１周期のプロツ
ク数も１６に限られるものではないし、プロツク毎の微
分係数値も［１」，「２」，「４」のみとは限らないも
ので任意に設計変更可能である。更に、Ｄ／Ａ変換回路
の後段にフイルタ回路を設けることも出来、その場合に
フイルタを複数種用意しスイツチで任意に選択するよう
にしてもよく、これによつて、例えば管楽器やアコステ
ツクを持つた楽器の共鳴特性及び残響特性あるいは管楽
器の伝送特性等の異なる効果を得ることが可能である。
その他本発明の要旨を逸脱しない範囲で種々の回路構成
をとれることは言うまでもない。以上詳述した如く、本
発明によれば、複数の時分割処理チヤンネルを有し、各
チヤンネルから鍵盤に設けられた演奏キーの操作に応じ
て、対応する音高の楽音信号を時分割的に発生すること
によつて、複数の異なる楽音を同時に発生する楽音発生
装置に対して、重奏指示の際には、上記複数のチヤンネ
ルのうち少なくとも２つのチヤンネルに同一の楽音を割
当て、夫々のチヤンネルから異なる楽音信号を発生して
重奏を行わせるようにしたから、簡単な構成で重奏を行
うことができ、しかも通常演奏と重奏とで同じ楽音発生
装置を有効に使用できるという利点がある。

更に、本発明によれば、上記複数のチヤンネルに対応し
て複数のレジスタが設けられており、このレジスタに対
し各チヤンネルから発生すべき楽音を指定する楽音指定
情報を入力し、しかも重奏指示の際には、上記複数のレ
ジスタのうち少なくとも２つのレジスタに同一の楽音を
指定する楽音指定情報を入力することにより、重奏を行
わせるようにしたから、簡単な構成で重奏を行えるとい
う利点もある。

【図面の簡単な説明】

第１図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆは本実施例に用いられる
論理記号を説明した図、第２図は第３図Ａ，Ｂ，Ｃ，Ｄ
の図面接続状態を示す図、第３図Ａ，Ｂ，Ｃ，Ｄは本シ
ステムの心臓部の具体的回路構成図、第４図は第３図Ａ
，Ｂに於けるプロツクアドレス状態に関連する音階に応
じた選択出力状態を示すタイムチヤート、第５図は第３
図Ａの同期レジスタに関連するオクターブ毎の加算タイ
ミング出力を示すタイムチヤート、第６図は第３図Ａ，
Ｂに於ける音階ステツプ数を説明する図、第７図Ａ，Ｂ
，Ｃは本システムに於ける音階毎の波形周期を説明する
タイムチヤート、第８図は第３図Ｃに於けるシフトメモ
リの詳細図、第９図は本システムに用いられる音量曲線
形式の種類を示した図、第１０図は本システムに於ける
α，β別音量曲線形式の組み合わせを説明した図、第１
１図は本システムに於ける楽音波形のα，β別プロツク
アドレス指定に基づく説明図、第１２図は第３図Ａに於
ける波形プログラム指定部の詳細図、第１３図は第３図
Ｃに於ける出力加算値を説明する図、第１４図は第３図
Ａに於けるサイクル数カウンタのタイムチヤート、第１
５図は第３図Ｂの説明に用いられるサイクル数とデユテ
イとの基本関連説明図、第１６図は本システムに於ける
αβ別周期モード指定の状態説明図、第１７図は本シス
テムに於けるαβ別周期モードに関連した詳解図、第１
８図、第１９図及び第２０図は本システムに用いられる
トレモロ制御を説明する波形図、第２１図Ａ，Ｂは本シ
ステムに用いられる撥弦音的トレモロ制御を説明する波
形図、第２２図は第２３図Ａ，Ｂの図面接続状態を説明
する図、第２３図Ａ，Ｂは第３図Ａ，Ｂ，Ｃ，Ｄをコン
トロールする制御部の具体的回路図、第２４図Ａ，Ｂは
第２３図Ａに於ける重奏関係のタイムチヤート、第２５
図Ａ，Ｂは第２３図Ｂに於けるキー入力タイミング及び
同期信号に関連するタイムチヤート、第２６図は各種ク
ロツク時間発生回路に基づくタイムクロクの選択状態を
説明する図、第２７図は本システムに於けるビブラート
制御のタイムチヤート、第２８図はアタツク時の経時変
化に伴う各種音量の立上り状態を説明する図、第２９図
はデイケイ時の経時変化に伴う各種音量変化状態を説明
する図及び第３０図はリリース時の経時変化に伴う音量
変化を説明する図である。 ２０・・・・・・音階コードレジスタ、２１．．．・．
．オクターブコードレジスタ、３４・・・・・・周期計
数レジスタ、３５・・・・・・波形プログラム指定部、
３６，４０・・・・・・アダー、４１・・・・・・サブ
トラクター、１０３・・・・・・重奏タイミング信号発
生回路、１０７・・・・・・入力制御回路、１０９・・
・・・・同期信号発生回路、１１５・・・・・・各種ク
ロツク時間発生回路、Ｗ・・・・・・重奏指示スイツチ
。

Claims (1)

1. 【特許請求の範囲】 １ 複数の演奏キーを有する鍵盤と、 複数の時分割処理チャンネルに対応する複数のレジスタ
   を有し、上記鍵盤に設けられた上記演奏キーの操作に応
   じて、上記複数のレジスタに入力される楽音指定情報に
   従い波形生成処理を上記複数の時分割処理チャンネルに
   て時分割的に行い、各時分割処理チャンネルから得られ
   る波形情報に従つて複数の異なる音高の楽音を同時に発
   生可能な楽音発生手段と、該楽音発生手段の上記複数の
   レジスタに対し、楽音指定情報を夫々入力することによ
   り各時分割処理チャンネルに発生すべき楽音を割当てる
   チャンネル割当手段と、重奏を指示する指示手段と、 該指示手段の重奏指示に応じて、上記チャンネル割当手
   段が、同一の楽音を指定する楽音指定情報を上記楽音発
   生手段の上記複数のレジスタのうち少なくとも２つのレ
   ジスタに入力するよう制御する第１の手段と、上記指示
   手段の重奏指示に応じて、上記同一の楽音を指定する楽
   音指定情報が入力された上記少なくとも２つのレジスタ
   に対応する少なくとも２つの上記時分割処理チャンネル
   から夫々異なる楽音を発生して重奏を行わせるよう制御
   する第２の手段とからなる電子楽器。 ２ 上記第２の手段は、上記同一の楽音を指定する楽音
   指定情報が入力された上記少なくとも２つのレジスタに
   対応する上記少なくとも２つの上記時分割処理チャンネ
   ルから実質的に同一の波形を有し、周波数に微差を有す
   る波形情報を夫々発生させて、重奏を行わせることを特
   徴とする特許請求の範囲第１項記載の電子楽器。 ３ 上記指示手段は、２重奏、４重奏、８重奏などの重
   奏を指示し、上記チャンネル割当手段は該指示手段の重
   奏指示の変更に応じて、上記複数のレジスタのうちの同
   一の楽音を指定する楽音指定情報を入力するレジスタの
   数を変更することにより、同一の楽音を割当てる上記時
   分割処理チャンネルの数を変更することを特徴とする特
   許請求の範囲第１項記載の電子楽器。 ４ 上記楽音発生手段は、波形情報を記憶する波形情報
   記憶手段を有し、上記複数のレジスタに入力される上記
   楽音指定情報に従つて、上記波形情報記憶手段に波形情
   報読出信号を各時分割処理チャンネル毎に時分割的に与
   え、上記波形情報記憶手段から読出される波形情報に従
   つて、複数の音高の楽音を同時に発生することを特徴と
   する特許請求の範囲第１項または第２項記載の電子楽器
   。