JPS6042958B2

JPS6042958B2 - 電子楽器に於ける音階周期制御装置

Info

Publication number: JPS6042958B2
Application number: JP53071064A
Authority: JP
Inventors: 俊雄樫尾
Original assignee: KASHIO KEISANKI KK
Current assignee: KASHIO KEISANKI KK
Priority date: 1978-06-13
Filing date: 1978-06-13
Publication date: 1985-09-25
Also published as: FR2438312A1; FR2438312B1; JPS54162534A

Description

【発明の詳細な説明】本発明は音階周期をディジタル計数制御により設定する
電子楽器に於ける音階周期制御装置に関する。

電子楽器に於いて、演奏キーの夫々に対応する音源周波
数は平均率音階に基づいて決められるもので、その音源
周波数を作成するには例えば、基準クロック周波数信号
を複数段の分周回路にて分周し、その分周段の分周比の
組み合わせ選択により各音源周波数を得る所謂分周音源
方式がある。

そして、演奏キーに対応した音源周波数で例えば楽音波
形メモリより波形を読み出すのである。しカルながら、
従来のものは単音を主体として考えられ、複数演奏キー
の同時操作による和音を可能゛とする場合には、同時操
作された複数演奏キーの夫々に対して音階周期制御回路
を設けて並列的に処理するものて非常に回路構成が大型
化してしまうのてある。また１つの音階周期制御回路を
複数演奏キーの同時操作に対して時分割的に使用するこ
とも考えられるが、この場合ｎ個の演奏キーでは１／ｎ
の分解能となる為、１つの演奏キーに対してはｎ時間に
１回の処理制御となり、これを考慮して各演奏キー毎の
音階周期を設定し楽音を発生するには複雑な回路構成と
なるもので、未だディジタル技術による和音演奏を可能
とするに最適なシンプルな音階周期制御技術は確立され
ていない。本発明は、以上の点に鑑みて成されたもので
、発生すべき楽音の周期を簡単な構成で精度よく決定で
きるようにした電子楽器に於ける音階周期制御装置を提
供することを目的とする。

以下本発明に係る電子楽器に於ける音階周期制御装置の
一実施例を図面に基づいて詳述する。

先ず、それに先立つて本システムの電子楽器の基本概念
を第１図の原理構成図に関連して説明することにする。
第１図に於いて、１は図示せぬ演奏キー群（例えば４オ
クターブ、１暗階の基本音域を可能とする４８個の音高
キー）の各キー操作に対応して夫々異なる音高入力コー
ドを記憶する音高入力コードレジスタであり、この音高
入力コードは音階クロック周波数制御を行う音階周期設
定回路２に供給される。

従つて、この音階周期設定回路２からは音高入力コード
の夫々に応じて異なる音階クロック周波数信号が発生さ
れ、楽音波形の基本１サイクルの周期を複数ステップで
計数する周期計数回路３に計数歩進信号として供給する
。周期計数回路３は好ましくはバイナリに計数動作する
計数器て構成されるもので、本例ではｒ１、Ｒ２ョ、Ｒ
４ョ、Ｒ８ョ、Ｒｌ６Ｊ．．。３２ョ、Ｒ６４．ｊ．．
ｌｌ２８ョでウェイト付けされた８ビットでなり、ｗ進
数の１０Ｊ〜Ｒ２５５ョ迄の１２５６ｊの計数状態を得
る回路てあり、これによつて楽音波形の基本１サイクル
がＲ２５６ョ進の各計数値に対応する１２５６ョの計数
ステップで表わされることになる。そして、このＲ２５
６ョの計数ステップは、１以上の特定ステップ数を１つ
の単位としてブロック化され、１サイクルがｍブロック
に分割されるようになる。即ち、この例ではｍ＝１６の
１１６ョプロツクに分割され、１つのブロックはＲｌ６
Ｊの計数ステップ（Ｗ進数のＲＯョ〜Ｒｌ５ョの計数状
態）で表わされるようになり、従つて周期計数回路３の
１１６ＪＮ１３２ョ、Ｒ６４ョ、Ｒｌ２８Ｊのウェイト
段で表わされる４ビットの計数値状態を時間的推移に伴
うＲｌ６．．のブロックのアドレスとして対応付けるこ
とができ、それを第１表に示してある。周期計数回路３
の８ビットの各段の出力は前記音階周期設定回路２に供
給され、後述詳述される様に前記音高入力コードに対応
した音階クロック周波数信号の出力周波数制御を行わせ
しめるようになる。

更に、周期計数回路３の上位４ビット（ウェイトＲｌ６
．Ｊ．，ｒ３２Ｊ．．ｒ６４ぁＲｌ２８．Ｊ）の出力は
デコーダ４を介して１６ブロックのブロックアドレス信
号としてブロック毎の波形プログラム指定部５に供給さ
れる。この波形プログラム指定部５は１周期の楽音波形
のＲＯＪ−Ｒｌ５ョで示される。ブロックアドレスの夫
々での波形の立上り、立下りの振幅の変化量（本例では
ＲＯＪ．，ｒｌぁＲ２ョ、Ｒ４ョの絶対値）を＋（アッ
プ）、〜（ダウン）を伴つて指示するもので、この振幅
の変化量（微分値）を微分係数値と呼ふことにする。波
形プログラム指定部５でブロックアドレス毎に指定され
る微分係数値及び１＋ョ、１−ョの指示信号はデコーダ
４からのブロックアドレス信号に同期して順次出力され
、乗算回路６に供給される。又、乗算回ノ路６には演奏
キーの操作時からの時間経過に伴つて演奏音量を増大若
しくは減少させる為の音量制御をディジタル的に制御す
る音量曲線作成カウンタ（以下エンベロープカウンタと
呼ぶ）７の制御値（カウンタの計数値）が供給され、結
局、波形７プログラム指定部５の微分係数値とその０＋
ョ、０−ョ指示に従つてブロックアドレスに同期して乗
算されることになる。前記エンベロープカウンタ７は後
述される各種音量曲線（以下エンベロープと呼ぶ）モー
ドのうちの選択指示された１つのモードに従つて指定ク
ロック（エンベロープクロックと呼ぶ）を、後述するア
タック、デイケイ、リリースの夫々の音量制御状態に応
じてアップ若しくはダウン計数制御するものである。つ
まり、エンベロープカウンタ７の計数値はＲＯＪ〜５１
３１Ｊの整数値であり、これをエンベロープ係数値（Ｅ
で表わす）と呼ぶことにする。エンベロープモードの１
つの例を第２図に示す。而して、波形プログラム指定部
５でブロックアドレス毎にあらかじめ指定された前記微
分係数値９は第２図で示した当該のエンベロープ係数値
Ｅの整数倍を１＋ョ又は１−ョを伴つて指示するように
指定されるもので、その動作として前記乗算回路６で士
（微分係数値×エンベロープ係数値Ｅ）が行われるので
ある。

即ち、第３図はその一例を図解したもので、楽音波形１
周期のブロックアドレスＲＯ．〜１１５Ｊの夫々のブロ
ックの微分係数値に対するエンベロープ係数値Ｅとの関
係を示しており、従つて、エンベロープモードが第２図
の場合に於けるエンベロープ係数値ＥがＲ５ョ、１１０
ョ、Ｒ２Ｏョ、Ｒ３Ｏョの時点（第２図の×印で示した
）での音量制御値を含んだ楽盲波形の相対的大きさの変
化量は第４図Ａ，Ｂ，Ｃに示した如くになる。勿論、楽
音波形の相対的変化は時間経過に伴う当該エンベロープ
係数値Ｅによつて逐次推移していくのである。尚、本例
ではブロックアドレス１０ョのみは微分係数値、７＋ョ
、７−ョの指定は行われず常に変化量は零となつている
。前記乗算回路６の出力はアダー８の一方入力側に供給
され、更にアダー８出力は累算器９を介してアダー８の
他方入力側に帰還されるもので、従つて前回のブロック
の乗算出力値に対して今回のブロックの乗算出力値であ
る変化量が累算されるものて、結局、前述した第３図、
第４図Ａ，Ｂ，Ｃの楽音波形図はこの累算器９の出力と
して取り出されるものである。

そして、累算器９の出力はＤ／Ａ変換（ディジタル−ア
ナログ変換）器１０を介してスピーカ１１により操作さ
れた演奏キーに対応する音高として発音されるものであ
る。次に、本発明を具体的な構成例の中て詳述するもの
であるが、それに先だつて以下の図面で用いられている
論理記号についての説明が第５図Ａ，Ｂ，Ｃ，Ｄ，Ｅに
示されており、その中には各論理記号に対応する論理式
、真理表、一般的論理記号が、又組合わせ回路例が記さ
れている。そこで．特に注意を要することは、オアゲー
ト及びアンドゲートの入力ラインに付されたインバータ
記号はそのゲートのみにしか有効でないということであ
り、詳細は各図の組み合わせ回路例を参照されたい。第
６図は第７図Ａ，Ｂ，Ｃ，Ｄの図面結合状態を示してあ
る。

第７図Ａに於いて、２０は４ビット（１１ぅＲ２ョ、Ｒ
４Ｊ．ｌ８ョウエイト）の入出力端を有し、矢印方向に
４ビットパラレルにシフトする８本のラインメモリで構
成される音階コーードレジスタ、２１は２ビット（Ｒｌ
．ｊＳｒ２Ｊウェイト）の入出力端を有し矢印方向に２
ビットパラレルにシフトする８本のラインメモリで構成
されるオクターブコードレジスタであり、夫々操作され
た演奏キーに対応する音階入力コード、オクターブ入力
コードを記憶するようになる。即ち、後述される演奏キ
ーの操作に関連する入力指示信号の発生に同期して対応
する音階入力コード、オクターブ入力コードがアンドゲ
ート２２〜２７、オアゲート２８−１〜２８一牡オアゲ
ート２９，３０を介して夫々音階コードレジスタ２０、
オクターブコードレジスタ２１に入力されるのである。
そして入力された音階コード、オクターブコード（以下
音高コードと呼ぶ）はシフトパルスφ０（本システムの
基本クロックである）によつて順次矢印方向にパラレル
シフトされ、８φｏのシフト時間後に各出力端より夫々
インヒビツトゲート３１−１〜３１−４及びインヒビツ
トゲート３２，３３を介して再び循環入力される所謂ダ
イナミックシフト動作を行うものである。そして、新た
な入力指示信号に同期してインヒビツトゲート３１−１
〜３１−４及びインヒビツトゲート３２〜３３を閉じる
ことにより各レジスタ２０，２１にある音高コードは消
去されるように制御される。また、音階コードレジスタ
２０、オクターブコードレジスタ２１は８本のラインメ
モリを有している為、例えば最大８通りの演奏キーを同
時に操作しても入力指示信号に同期して対応する音階入
力コード、オクターブ入力コードをタイミング順位に従
つて順次入力させ夫々をダイナミックシフト循環保持す
ることができるのである。

つまり、８つの音を時分割的に制御するのである。本シ
ステムにおける音階コード、オクターブコードは第２表
及び第３表に記されるものである。３４は楽音波形１周
期（サイクル）を、前記音階コードレジスタ２０、オク
ターブコードレジスタ２１に循環記憶されている音高コ
ードに従つて夫々周期計数する周期計数レジスタで、前
述の音階コードレジスタ２０、オクターブコードレジス
タ２１と同様に矢印方向にシフトパルスφｏによつて順
次ダイナミックにシフトする８本のラインメモリを有し
て構成されている。

この周期計数レジスタ３４は基本的には楽音波形の１サ
イクルを時間的推移に伴つて１１６ョのブロックに分割
する為に各ブロックのアドレスに対応する計数値を記憶
する４ピン日は（第１表に示したＲＯＪ〜Ｒｌ５Ｊ（７
）Ｒｌ６Ｊブロックのブロックアドレスに対応する）か
らなるブロック計数レジスタ３４−１と、このブロック
計数歩進を指令する加算タイミング信号を取り出す為に
後述詳述されるブロック毎のステップ数制御を行なう４
ピン日？の同期計数レジスタ（ＴＣレジスタ）３４−２
及びブロック計数レジスタ３４−１のサイクル毎に計数
歩進される３ビット８進のサイクル数レジスタ３４一３
から構成されてなる。ブ罎ンク計数レジスタ３４−１及
びサイクル数レジスタ３４−３の各出力から発生する各
ラインメモリの計数内容は後述するブロック毎の波形プ
ログラム指定部３５をそのまま通過し、第７図Ｂのアダ
ー３６更には循環ゲートであるインヒビツトゲート３７
−１〜３７−７を介して夫々ダイナミックに循環保持さ
れるもので、この循環サイクルにおいてバイナリに計数
歩進するアダー３６は前述した加算タイミング信号発生
時に１＋１ョ歩進されるのである。また、ブロック計数
レジスタ３４−１の４ビット（ｒ１ョ、Ｒ２Ｊ．ｒ４ョ
、Ｒ８Ｊウェイト）出力（第８図ａ参照）は１１６Ｊの
ブロックアドレスの中の特定ブロックアドレスを検出す
る為のブロック状態検出回路３８に供給され、その出力
０より第８図ｂに示した１０Ｊブロックアドレス信号が
、出力１，２，３，４より夫々第８図ｃに示した出力信
号が取り出される。その中で出力１〜４は後述詳述され
る音階毎のステップ補正数を決める音階ステップマトリ
ックス回路３９に供給される。即ち、ブロック状態検出
回路３８の出力０はインバーテイドアンドゲート３８−
１，インヒビツトゲート３８−２，３８−３を順次直列
に接続することによつてウェイトｒ１ョ、Ｒ２ョ、Ｒ４
ぁＲ８ョが共に“０゛である〔〒・■・了・百〕の条件
にて１０ョプロツクアドレス信号を、出力１はウェイト
Ｒｌｊの出力をそのまま取り出し奇数ブロックアドレス
信号を、出力２はウェイトｒ１ョが゜“０゛で且つウェ
イトＲ２ョが゜“１゛である〔了・２〕の条件をとるイ
ンヒビツトゲート３８−４によりＲ２Ｊ．．ｒ６Ｊ．．
ｒｌＯョ、Ｒｌ４ョプロツクアドレス信号を、出力３は
ウェイトＲ４Ｊが“１゛で且つウェイトＲ２ョ、ＲＬが
共に゜“０゛である〔４・】・了〕の条件を取る為にイ
ンヒビツトゲート３８−５，３８−６を順次直列接続し
てＲ４、Ｒｌ２ョプロツクアドレス信号を、出力４はウ
ェイト１８ｊが′４ｒ５でウェイトＲ４ぁＲ２Ｊ．ｒｌ
ョが゜“０゛である〔８・Ｔ−テ・Ｔ〕の条件を取る為
にインヒビットゲー１・３８−７〜３８−９を順次直列
接続しＲ８Ｊブロックアドレス信号を夫々出力するので
ある。一方、同期計数レジスタ（ＴＣレジスタ）３４一
２の４ビット各段の出力はアダー４０の入カへこのアダ
ー４０の５ビット各段の出力は減算器・（サブトラクタ
ー）４１に接続され、更にサブトラクター４１の４ビッ
ト出力は循環制御ゲートであるインヒビツトゲート４２
−１〜４２−４を介して夫々対応するビット段の入力側
に帰還されるようになつている。

また同期計数レジスタ３４−Ｊ２の各段出力は前記した
アダー３６に供給される加算タイミング信号を各オクタ
ーブに応じて出力する加算タイミング発生回路４３及び
Ｒｌ．ｊ．ｌ２ぁＲ４Ｊウェイトの３ビットの出力は後
述するウェイトシフト回路４４に供給される。更に、こ
の加算タイミング発生回路４３及びウェイトシフト回路
４４には前記オクターブコードレジスタ２１から出力さ
れる２ビットの出力状態により第１〜第４のオクターブ
信号０１〜０４を発生するオクターブコードデコーダ４
５の出力信号が結合される。即ち、オクターブコードデ
コーダ４５のインバーテイドアンドゲート４５−１は第
１オクターブ信号０１を、インヒビツトゲート４５−２
は第２オクターブ信号０。を、インヒビツトゲート４５
−３は第３オクターブ信号０３を、アンドゲート４５−
４は第４オクターブ信号０４を夫々前記した第３表に示
したコード状態を検出することによつて出力するもので
ある。オクターブ信号０１〜０３は加算タイミング発生
回路４３のアンドゲート４３−１，４３−２，４３−３
に夫々供給され、オクターブ信号０２はウェイトシフト
回路４４のアンドゲート４４−１に、オクターブ信号０
３はアンドゲート４４−２と４４−３に、オクターブ信
号０４はアンドゲート４４−４，４４−５及び４４−６
に供給される。加算タイミング発生回路４３のアンドゲ
ート４３−１には同期計数レジスタ３４−２のＲｌ．Ｊ
．Ｓｒ２Ｊ．．ｒ４Ｊウェイトの出力信号がオアゲート
４３−４，４３−５を介して結合され、オアゲート４３
−５から出力されるＲ２ョ、Ｒ４ョウエイトの出力信号
はアンドゲート４３−２に、更にＲ８Ｊウェイトの出力
信号はアンドゲート４３−３に結合されてなる。また、
これらアンドゲートの出力はインヒビツトゲート４３−
６，４３−７、インバーテツドアンドゲート４３−８に
夫々結合され、更にインバーテツドアンドゲート４３−
８にはウェイトＲ８Ｊの出力信号が結合されてなる。そ
して、これらインバーテツドアンドゲート４３−８の出
力はインヒビツトゲート４３−７へ、更にインヒビツト
ゲート４３−７の出力はインヒビツトゲート４３−６に
直列的に接続され、インヒビツトゲート４３一６の出力
より前記した加算タイミング信号を得るようになる。即
ち、第９図に１つのラインメモリでの同期計数レジスタ
３４−２の計数状態（第９図ａ）で示してある図面から
理解される様に、加一算タイミング発生回路４３におけ
る出力ライ゛ンＡ，ｂ，ｃに夫々出力された第９図ｂに
示した出力信号はオクターブコードデコーダ４５からの
オクターブ信号０１〜０４の夫々の発生出力に同期して
インヒビツトゲート４３−６の出力ｄより第９図ｃの出
力信号として取り出されるのである。つまり、第１オク
ターブ信号０１では同期計数レジスタ３４−２がＲＯＪ
計数時のみ、第２オクターブ信号偏では１０ョとＲｌＪ
の計数時のみ、第３オクターブ信号０３では１０ョ〜１
３Ｊの計数時のみ、第４オクターブ信号０４では１０Ｊ
〜１７ョの計数時のみ加算タイミング発生回路４３より
加算タイミング信号として出力されるのであｌる。そし
て、このように得られた加算タイミング信号はアダー４
０に１＋８．Ｊ加算指令信号として、またアンドゲート
４６−１〜４６−４にゲート開放信号として供給される
と共に第７図Ｂのアダー３６に１＋Ｌ加算指令信号とし
ても印加される。一方、オクターブコードデコーダ４５
から出力されるオクターブ信号０１，０２，０３，０４
は前記加算タイミング発生回路４３を通過して第７図Ｂ
における前記サブトラクター４１に夫々１一し、１−２
ぁ。

−４Ｊ．．ｒ−８Ｊの指令信号として供給される。従つ
て、周期計数レジスタ３４−２→アダー４０→サブトラ
クター４１→同期計数レジスタ３４−２の循環ループ内
では、基本的には同期計数レジスタ３４−２から出力さ
れる計数記憶値に対してアダー４０にて前記加算タイミ
ング信号に同期して１＋８ョ加算され、更にその加算結
果はオクターブ信号０１〜０４に応じた数値（オクター
ブ信号０１では１−１Ｊ１オクターブ信号０２では１−
２、オクターブ信号０３では１−４Ｊ．オクターブ信号
０４では「−８Ｊ）で減算される動作が行われるのであ
る。そして、アダー４０には前記加算タイミング信号の
発生に同期して開放されるアンドゲート４６−１〜４６
−４から音階に応じたステップ補正数が前記ブロック計
数レジスタ３４−１のブロック計数状態に応じて前記音
階ステップマトリックス回路３９より供給されるのであ
る。即ち、楽音波形の１サイクルは時間推移に伴つてＲ
ｌ６Ｊのブロックアドレスからなり、各ブロックアドレ
スは基本クロックφ０の８倍以上のクロック数（基本ク
ロック周期の８倍の周期以上）からなることになる。こ
の基本クロックφｏの１発が楽音波形の１ステップに相
当し、結局各ブロックアドレスは８ステップ以上という
ことになる。楽音波形１サイクルのＲｌ６Ｊブロックア
ドレス中の夫々が８ステップで総計１２８ステップ数と
する場合が本システムにおける最高音である（実際には
後述から解る様に本システムでは１３０ステップ数を最
高音（Ｃ＃７）としている）。而して、最高音のステッ
プ数から１オクターブ下迄の間の各音階間のステップ数
を１２ＶΣの関係になるように増やすことにより、順次
音階に応じて長い周期となり低い音を得ることになる。
この音階に応じた周期設定の為のステップ補正数が次に
説明する音階ステップマトリックス回路３９に組み込ま
れているのである。第７図Ｂの音階ステップマトリック
ス回路３９は、基本的には周期計数レジスタ３４の計数
の進み（＋）による周期設定値を第１の制御値（以下、
「微数」という。

）と第２の制御値（以下、「粗数」という。）とに分け
て音階に応じて周期制御を行わせる制御値を記憶してい
るのである。而して、前述したブロック状態検出回路３
８の出力１，２，３，４の出力信号及び前記音階コード
レジスタ２０の４ビット出力が入力される。そして、こ
の音階ステップマトリックス回路３９には第２表に示し
た１暗階の夫々のコード状態を検出するアンド機能マト
リックス回路３９−１が設けられており、音階に対応し
た１２の出力ライン１〜１２（図に表わされているＣ音
階検出ライン〜Ｃ＃音階検出ライン）が取り出され、第
１のオア機能マトリックス回路３９−２、第２のオア機
能マトリックス回路３９−３を通過してアンドゲート３
９−４〜３９−１４に結合されている。第１のオア機能
マトリックス回路３９−２は各音階毎にＣ−Ｃ＃の順に
ＲＯ，Ｏ，ｌ，ｌ，２，２，３，４，５，５，６，７ョ
の微数を制御するステップ加数を出力ラインＸｌ，Ｘ２
，Ｘ３の３本よりなるコード状態で出力するもので、そ
のステップ加数は音階毎にＲｌ６ョプロツクの夫々に加
数されるのである。即ち、第４表に示した如くである。
第２のオア機能マトリックス回路３６−３は楽音波形の
１サイクルの各音階に対して粗数に対応してステップ補
正加数を与える為の回路であり、その場合、ステップ補
正加数値を複数のブロックアドレスのタイミングに於い
て、ならして平均的に加えるためにブロック状態検出回
路３８から出力される１〜４の出力を各音階に応じて選
択するもので、第８図ｄに示した如く音階に応じて“゜
○゛印で示したブロックアドレスが選択される。即ち、
この選択されたブロックアドレスの複数が粗数の制御タ
イミングとなるのである。そして、その選択信号は音階
に応じた前記アンドゲート３９−４〜３９−１４に供給
されるようになる。更に、アンドゲート３９−４〜３９
−１４の出力はオアゲート３９−１５〜３９−２５の直
列回路に接続され、最終オアゲート３９−２５の出力ラ
インＸ４から音階毎にＲｌ．．〜１１５ョのうちの選択
されたブロックアドレスに１＋Ｌ補正信号が出力される
。即ち、音階ステップマトリックス回路３９から出力さ
れるステップ補正数は周期制御値となり〔微数を制御す
るステップ加数＋粗数に応“じたステップ補正加数〕で
ある。なお、オアゲート３９−１５の一端には“０゛信
号が供給されるのて、アンドゲート３９−４の出力が直
接オアゲート３９−１５から得られる。而して、音階ス
テップマトリックス回路３９の出力ラインＸｌ，Ｘ２，
Ｘ３，Ｘ４からの出力信号は前記ブロック状態検出回路
３８から出力されるＲＯＪブロックアドレス信号の発生
時以外てゲートの開かれるインヒビツトゲート４７−１
〜４７−４に供給される。インヒビツトゲート４７−１
〜４７−３は夫々対”応するオアゲート４８−１〜４８
−３を介して夫々アンドゲート４６−２〜４６−４に供
給されると共にインヒビツトゲート４７−４の出力はア
ンドゲート４６−１に供給されてなる。従つて、ＲＯＪ
ブロックアドレス信号以外では前記加算夕イミング信号
の発生に同期して０＋８．Ｊと共に前記したブロックア
ドレス毎のステップ加数及び選択されたブロックアドレ
スに対して１＋１ョされるステップ補正加数がアダー４
０に加算信号として供給されることになる。また、ブロ
ック状態検出回路３８から出力されるＲＯョプロツクア
ドレス信号発生時にはオアゲート４８−４、アンドゲー
ト４６−３を介して１＋２ョ補正値が印加され前記加算
タイミング信号の発生に同期して１＋８！加算と共に加
算されることになる。結局、アダー４０に供給される音
階によるブロックアドレス毎の加算値は最高オクターブ
（第４オクターブ信号０４）で第１０図に示す如くにな
り、更に、この値が各ブロックアドレス内のステップ数
（基本クロック数）に対応するようになるもので、各音
階の楽音波形の１サイクルのステップ数が同じく第１０
図の右欄に示してある。即ち、各音階間のステップ数が
１２Ｊ２の関係となつているのである。勿論、アダー４
０に供給される前述した加算タイミングはオクターブ信
号０１〜０４に応じて異なり且つサブトラクター４１て
減算される値もオクターブ信号０１〜０４によつて異な
り、オクターブが低くなる（オクターブ信号０１方向）
に従つて楽音波形の１サイクルの周期が長くなるのであ
る。而して、前記周期計数レジスタ３４及び音階コード
レジスタ２０、オクターブコードレジスタ２１は８本の
ラインメモリを有し、各レソスタの矢印方向の１サイク
ルは８φｏのシフトパルスで１循する為、楽音波形の制
御は該１循を基準として制御し、更に本システムによれ
ば以下に述べるシフトメモリを用いることによりレジス
タの１循内の任意の位置での制御が可能となる。

即ち、本システムては第７図ｃにおける出力音発生部側
（Ｄ／Ａ変換回路の直前）に８本のラインメモリを矢印
方向に併設し、基本クロックφｏでシフト動作するシフ
トメモリ４９を設けてなる。このシフトメモリ４９は第
７図Ａに於ける前述したウェイトシフト回路４４から出
力される３ビット（ＲＬ．．ｒ２Ｊ．．ｒ４ョウエイト
）で表わされるコードによつて８本のラインメモリのい
ずれかがアドレス指定されるようになつており、出力側
に近いラインメモリから順にアドレスＲＯｊ−Ｒ７Ｊに
なつている。即ち、このアドレス指定により最大８φｏ
シストタイムの遅延が可能となるのである。また、この
シフトメモリ４９のアドレスは第７図Ａの加算タイミン
グ発生回路４３から出力される加算タイミング信号が第
７図Ｃのアンドゲート５０，５１を介して供給されたと
きのみ指定されるのであり、このシフトメモリ４９に印
加されるアンドゲート５１の出力信号をイネーブル信号
と呼ぶ。第７図Ａに於けるウェイトシフト回路４４のア
ンドゲート４４−１，４４−３及び４４−６には同期計
数レジスタ３４−２のウェイトＲｌＪの出力が、アンド
ゲート４４−２及び４４−５にはウェイトＲ２Ｊの出力
が、アンドゲート４４−４にはウェイトＲ４ョの出力が
印加され、そして、アンドゲート４４−６は出力ライン
Ｙ１へ、アンドゲート４４−３と４４−５はオアゲート
４４−７を介して出力ラインＹ２へ、アンドゲート４４
−４と４４−５はオアゲート４４−８及びアンドゲート
４４−１の出力が供給されるオアゲート４４一９を介し
て出力ラインＹ４へ結合される。

即ち、この出力ラインＹｌ，Ｙ２，Ｙ４で表わされる３
ビット出力は前記シフトメモリ４９にアドレス指定コー
ドとして供給されるようになり、同期計数レジスタ３４
−２の出力はオクターブ信号０１〜０４に応じて第５表
に示したアドレス指定となるのである。そして、後述詳
述されるが、この指定されたアドレスのラインメモリよ
りアダー５２からの出力値が順次φＯパルスでシフトア
ップしシフトメモリ４９の出力より取り出される。

この様に、音階毎の楽音波形の１サイクルは基準クロッ
クφｏを単位とするステップできざまれ、各音階で異な
るステップ数となるもので、その音階毎の周期作成のよ
り理解の為に第１１図Ａを用いて動作説明することにす
る。

第１１図Ａの動作は第１０図に示した最高オクターブの
０４とし音階名が゜“Ｃ゛の場合である。周期計数レジ
スタ３４力げ０Ｊて初期状態にある時点で加算タイミン
グ発生回路４３から加算タイミング信号が出力される為
、ブロック状態検出回路３８からのＲＯョプロツクアド
レス信号に同期してオアゲート４８一牡アンドゲート４
６−３を介して「＋２」補正値力げ＋８Ｊ加算指令と共
に与えられることになり、従つてアダー４０にて（イ）
＋１０）の加算が行われる。この加算値ＲｌＯＪはサブ
トラクター４１で第４オクターブ信号０４により１一８
ｊ減算され、減算出力値Ｒ２ｊが同期計数レジスタ３４
−２に帰還される。また、加算タイミング信号はアダー
３６に１＋１Ｊ加算指令として供給されると共にイネー
ブル信号として第７図Ｃのシフトメモリ４９にも与えら
れる。この時シフトメモリ４９のアドレスはＲＯＪであ
り直ちにシフトメモリ４９のラインメモリ１０Ｊから後
述するアダー５２の出力値が出力可能な出力タイミング
状態にある。次に８φｏシフトタイム後には同期計数レ
ジスタ３４−２からＲ２Ｊが出力され、ブ山ンク計数レ
ジスタ３４−１からＲＬが出力される（夫々第１１図Ａ
（：Ｉ）Ｂ．ｓｅ参照）。この時点ではブロック計数レ
ジスタ３４−１の出力は１１Ｊであるため音階ステップ
マトリックス回路３９にフ狛ツク状態検出回路３８の１
出力が印加．されるが音階“゜Ｃ゛ではこのマトリック
ス回路３９からは出力信号は発生せず、従つてアダー４
０にはステップ補正数は与えられず、加算タイミング信
号に同期して１＋８Ｊ指令のみが供給されることになり
、結局（２＋８）の加算が行われる。更にサブトラクタ
ー４１で１−８１減算され結局減算出力値Ｒ２．．が同
期計数レジスタ３４−２に帰環される。また、加算タイ
ミング信号に同期してアダー３６に１＋１ョ信号が供給
され加算値Ｒ２ョがブロック計数レジスタ３４−１に帰
環される。更にこの加算タイミング信号は前記シフトメ
モリ４９にイネーブル信号として印加され、同期計数レ
ジスタ（ＴＣ）３４−２の出力値Ｒ２Ｊがウェイトシフ
ト回路４４に供給される為、その出力Ｙ２より“１゛信
号が取り出され第５表から解るように、シフトメモリ４
９のアドレスＲ２ョを指定することになる。これによつ
てブロックアドレス「１」の出力タイミングは第１１図
Ａ（７）１．から解る様に２φｏシフトタイム遅れてシ
フトメモリ４９から出力される状態となる。即ち、ブロ
ックアドレスＲＯＪと１１Ｊの間は１０ステップとなる
のである。以下同様な動作が繰り返され、音階“Ｃ゛で
は以下のブロックアドレス間は８ステップ間隔となり第
１０図に示した如き、楽音波形の１サイクルは１３０ス
テップ数となるのである。また、第１１図Ｂ，Ｃには夫
々同じく第４オクターブ信号０４での音階“゜Ｂ゛゜゛
Ｃ＃゛についての動作説明が第１１図Ａの状態図と同様
にして示してある。第１２図は第７図Ｃでのシフトメモ
リ４９及びアダー５２の詳細を示したもので、４９−１
〜４９−８は夫々１０ビットからなる８本のラインメモ
リ（４９−４〜４９−７は図面上では省略）で、基本ク
ロックφｏでシフトする。

各ラインメモリ４９−１〜４９−８の入力側には入力制
御回路４９−９〜４９−１６が設けられ、図面中には簡
略化の為に１ビットのみについてのゲート回路が示され
ているが全てのビットが同様なゲート回路からなつてい
るのである。又、このシフトメモリ４９のデコーダ４９
−１７には第７図Ａのウェイトシフト回路４４のＹｌ，
Ｙ２，Ｙ４の３ビットのアドレス指定信号が印加され、
ここでＲＯＪ−Ｒ７Ｊのアドレス指定が行われる。即ち
、アドレスＲＯＪ−Ｒ７Ｊの順にラインメモリ４９−１
〜４９−８が対応付けられているのである。而して、ア
ドレスＲＯＪ−Ｒ７ｊの指定信号はイネーブル信号が供
給されるアンドゲート４９−１８〜４９−２５に与えら
れ、その出力は入力制御回路４９一９〜４９−１６に供
給される。入力制御回路４９−９〜４９−１６は指定さ
れたアドレスのラインメモリから前記アダー５２の出力
を入力させ、順次出力側にシフトさせるものである。そ
してラインメモリ４９−１の出力より出力アダー４９−
２６、ラッチ回路４９−２７を介してＤ／Ａ変換回路（
第１図参照）に供給するのである。又、ラッチ回路４９
−２７の出力は出力アダー４９−２６に循環されること
により累算されるようになる。更にラインメモリ４９−
１〜４９−８の指定されたアドレスに対する直前のライ
ンメモリの出力はオアゲート４９−２８（１ビットのみ
を示してある）を介してアダー５２の対応するウェイト
段に印加される。次に、第７図Ａの５３は同期セットレ
ジスタで１ビットのラインメモリが８本直列に接続され
てなり、５４はエンベロープレジスタで７ビット（Ｒｌ
ＪＮｒ２Ｊ．ｒ４Ｊ．．ｒ８ョ、ＲＩ６Ｊ．ｒ３２ョ、
Ｒ６４ョウエイト）のラインメモリが８本矢印方向に併
設接続されて構成されているもので、いずれもシフトパ
ルスφｏに同期して順次矢印方向にシフトされる。

要するに、前記音階コードレジスタ２０、オクターブコ
ードレジスタ２１、周期計数レジスタ３牡同期セットレ
ジスタ５３、エンベロープレジスタは夫々のラインメモ
リが対応付けられており、即ち、音階コードレジスタ２
０、オクターブコードレジスタ２１から出力される音高
コードに対しては、これに対応した制御出力が周期計数
レジスタ３牡同期セットレジスタ５３、エンベロープレ
ジスタ５４から発生される状態におかれているのである
。前記エンベロープレジスタ５４のＲｌ．ｊ，ｒ２３ｒ
４Ｊ．．ｒ８ｊ．ｒｌ６Ｊウェイトの５ビット出力によ
つて表わされるＲＯョ〜１３１Ｊの３２通りの計数値で
もつてエンベロープ係数値が指示され、１３２Ｊ．．１
６４ョのウェイトの２ビットはエンベロープのアタック
、デイケイ、リリース及びクリアの４つのエンベロープ
状態を示すものである。而して、エンベロープレジスタ
５４の７ビットの各段出力はアダー５５の対応するウェ
イト入力端に印加される。このアダー５５の中の前記エ
ンベロープ制御値を計数するアダー５５−１の各ビット
出力はそのキャリ出力信号時に出力禁止制御するインヒ
ビツトゲート５６−１〜５６−５を介してエンベロープ
［ノジスタのｒ１、Ｒ２ョ、Ｒ４Ｊ．ｒ８Ｊ．ｒｌ６ョ
ウエイトの対応する入力側に循環される。また、アダー
５５−１から発生するキャリ出力信号はエンベロープレ
ジスタ５４の状態検出ウェイトＲ３２ぁＲ６４Ｊで００
０ョのクリア状態を検出するインバーテツドアンドゲー
ト５７の出力によつてゲート禁止されるインヒビツトゲ
ート５５−２を介して状態計数用のアダー５５−３のキ
ャリ入力端に印加される。即ち、アダー５５−３はエン
ベロープのクリア状態以外ではキャリ出力信号を受け入
れるのである。そしてアダー５５−３の出力はエンベロ
ープレジスタ５４のＲ３２ぁＲ６４Ｊのウェイト入力端
にインヒビツトゲート５８−１、５８−２を介して循環
保持されるようになる。また、このエンベロープレジス
タ５４の０３２Ｊウェイト段の入力側にオアゲート５９
を介して前記した第７図Ａに於ける演奏キーの入力指示
信号が印加されてなり、この為入力指示信号の発生によ
つてエンベロープは直ちにアタック状態におかれるよう
になる。ここで、エンベロープ状態とＲ３２Ｊ．．ｒ６
４ョのウェイトの２ビットのコード状態との関係を第６
表に示しておく。第７図Ａに於ける前記同期セットレジ
スタ５３の出力はアンドゲート６０、インヒビツトゲー
ト６１の一方入力端に印加される。

アンドゲート６０の他方入力端には前記ＲＯＪブロック
アドレス信号と前記加算タイミング発生回路４３から出
力される加算タイミング信号との論理積を取るアンドゲ
ート６２の出力が供給される。また、同期セットレジス
タ５３のセットは後述詳述されるエンベロープの状態に
応じてインヒビツトゲート６３から出力されるクロック
信号（これをエンベロープクロックと総称する）がオア
ゲート６４、６５を通過して入力側に印加されることに
よつて行われる。尚、インヒビツトゲート６３にはエン
ベロープレジスタ５４のオールＲＯＪ状態を検出するイ
ンヒビツトゲート６６−１〜６６−５及びインバーテツ
ドアンドゲート６６−５の直列接続出力信号が印加され
るため、オールＲＯョ状態ではエンベロープクロックは
このインヒビツトゲート６３を通過しないように制御さ
れる。而して、同期セットレジスタ５３にｒ１ョ信号が
セットされると、アンドゲート６２によるＲＯＪブロッ
クの加算タイミング信号に同期してアンドゲート６０が
開放され、前記アダー５５への加算タイミング信号が発
生されると共にインヒビツトゲート６１の出力が禁止さ
れる為同期セットレジスタ５３には“゜０゛信号が書き
込まれセットが解除される。そして、アンドゲート６０
から出力された加算タイミング信号はアンドゲート６７
−１〜６７−５にゲート開放信号として供給され、後述
するエンベロープ用のアダー５５への加算値が供給され
るようになり、これによつてアタック、デイケイ、リリ
ース状態でのエンベロープ時間経過が推移するようにな
る。即ち、同期セットレジスタ５３はエンベロープ用の
アダー５５に印加される加算値を楽音波形のＲＯＪブロ
ックアドレスに同期させるためのものである。また、同
期セットレジスタ５３の出力がＲＯョでエンベロープレ
ジスタ５４がオールＲＯＪ時にはインヒビツトゲート６
８より後述するリセット信号が出力される。前記エンベ
ロープレジスタ５４のｒ１、Ｒ２ぁＲ４ぁＲ８．ｊ，ｒ
ｌ６ョウエイトの５ビット出力はウェイトシフト回路６
９のイクスクルーシブオアゲート６９−１〜６９−５に
夫々供給される。

第７図Ｃに於けるスイッチＳｌ，Ｓ２，Ｓ３，Ｓ４，Ｓ
５，Ｓ６はα，β別音量曲線形式指示スイッチであり、
Ｓｌ，Ｓ２，Ｓ５のスイッチの組はα音量曲線形式のア
タックＡ１デイケイＤ１リリースＲを夫々指示し、Ｓ２
，Ｓ４，Ｓ６のスイッチの組はβ音量曲線形式のＡ，Ｄ
，Ｒを夫々指示する。

即ち、音量曲線形式の種類は第１３図に示した通り３個
のスイッチて７通り指示出来るものであり、本例ではこ
の音量曲線形式を２種類同時に選ぶことができ一方をα
（スイッチＳｌ，Ｓ３，Ｓ５て選択）、他方をβ（スイ
ッチＳ２，Ｓ４，Ｓ６て選択）、として呼称するもので
ある。従つてα，β別音量曲線形式の組み合わせ指示の
種類は第１４図に示したようになる。さて、第７図Ａの
前述したブロックアドレスの波形プログラム指定部３５
は第１図乃至第３図で説明した様に、楽音波形の１周期
をＲＯョ〜Ｒｌ５Ｊで示すＲｌ６ョのブロックアドレス
の夫々で、波形の立上り、立下りの微分係数値を１＋ョ
（アップ）、。−ョ（ダウン）を伴つて指示するものて
あり、更に各ブロックアドレス毎に前記したあらかじめ
指定されている音量曲線形式のαを指定するかβを指定
するかが可能となるもので、β指示の場合にＲｌＪ信号
、α指示の楊合にＲＯ．Ｊ信号出力となる。即ち、第１
５図にその指定の一例が示されているもので、各ブロッ
ク毎に微分係数値１１．Ｊ，ｒ２Ｊ，ｒ４Ｊ及び１＋Ｊ
，ｒ−ョの指示が成されると共に更にα，βの音量曲線
形式の選択を行うことが出来るようになつている。そし
て、波形プログラム指定部３５の詳細は第１６図に示さ
れるもので、ブロックアドレスＲｌＪ−Ｒｌ５ョの夫々
のブロックアドレス毎に、微分係数値ｒ１ぁＲ２．，ｒ
４Ｊの絶対値を指定するスイッチＡ１〜Ａｌ５，Ｂｌ−
Ｂｌ５，α／β音量曲線形式指示スイッチＣ１〜Ｃｌ５
、＋／一指示スイッチＤ１〜Ｄｌ５を設けてあり、各ブ
ロックアドレス毎のスイッチ群の共通ラインには前記ブ
ロック計数レジスタ３４−１の計数値ＲｌＪ−Ｒｌ５ョ
のブロック状態検出信号が結合されてなる。

更に各ブロック毎の微分゜係数値指定スイッチＡ１〜Ａ
ｌ５，Ｂｌ〜Ｂｌ５はデコーダＥ１〜Ｅｌ５を介して夫
々微分係数値ｒ１ョ，Ｒ２Ｊｒ４ョの３つの指示信号と
して出力され、結局各対応する指示信号同志がオアゲー
トを介して取り出されるのである。尚ブロックアドレス
ＲＯョは常にＲＯＪレベルに設定されるのでスイッチ指
定はなく、従つてブロックアドレスＲｌＪ〜Ｒｌ５ョ迄
が指定可能となるのである。而して、波形プログラム指
定部３５でブロックアドレス毎に指定された（一）指令
信号は第７図Ｃに於けるアダー５２に供給され、微分係
数値ｒ１ョ，Ｒ２，ｒ４Ｊの指令信号は第７図Ｃのウェ
イトシフト回路６９に、更にβ指令信号は第７図Ｂのイ
クスクルーシブオアゲート７０及び７１に与えられる。
そして、このβ指令信号は通常はイクスクルーシブオア
ゲート７０を通過して、αβ別音量曲線形式制御回路７
２のインヒビツトゲート７２−１〜７２−３及びアンド
ゲート７２−４〜７２−６に印加される。従つて、アン
ドゲート７２−４〜７２丁６はβ指示信号（゜゜１゛）
に同期し、インヒビツトゲート７２−１〜７２−３はα
指示信号（“０゛）に同期してαβ別音量曲線形式指示
スイッチＳ１〜Ｓ６によつて選択指示されたα，βに応
じて出力されることになり、インヒビツトゲート７２−
１とアンドゲート７２−４の出力はオアゲート７２−７
に、インヒビツトゲート７２−２とアンドゲート７２−
５の出力はオアゲート７２一８に、インヒビツトゲート
７２−３とアンドゲート７２−６の出力はオアゲート７
２−９に接続されてなる。オアゲート７２−７の出力は
アンドゲート７２−１０、インヒビツトゲート７２−１
１、７２−１２及びアンドゲート７２−１３に供給され
、オアゲート７２−８の出力はアンドゲート７２−１４
及び前記インヒビツトゲート７２一１２に、オアゲート
７２−９の出力はアンドゲート７２−１５に供給される
。また、アンドゲート７２−１４の出力は前記インヒビ
ツトゲート７２一１１及びアンドゲート７２−１３に印
加される。更に、アンドゲート７２−１０とインヒビツ
トゲート７２−１１はオアゲート７２−１６を介してオ
アゲート７２−１７へ、インヒビツトゲート７２−１２
の出力はアンドゲート７２−１８を介してオアゲート７
２−１９へ、アンドゲート７２−１３と７２−１５はオ
アゲート７２−２０へ供給され、更にオアゲート７２−
１７、７２−１９、７２−２０は直列に接続されて結局
オアゲート７２−１７の出力として前記アンドゲート５
０へ供給されてなる。前記アンド７２−１０、７２−１
４、７２−１５、７２−１８にはエンベロープ状態検出
回路７３からの検出信号が接続されるもので、即ち、通
常はインバーテイドアンドゲート７３−１はエンベロー
プのＲＯＯョクリア状態、インヒビツトゲート７３−２
はアタック状態、インヒビツトゲート７３−３はデイケ
イ状態、アンドゲート７３−４はリリース状態を検出し
、インヒビツトゲート７３−２はアンドゲート７２−１
０へ、インヒビツトゲート７３−３はアンドゲート７２
−１４、７２−１８へ、ゲート開放信号として供給され
る。また、インバーテイドアンドゲート７３−１は前記
エンベロープレジスタ５４のオールＲＯ．Ｊ状態の検出
信号（※印で示してある第７図Ｄ参照）と共にインヒビ
ツトゲート７３−５に供給され、そのインヒビツトゲー
ト７３−５の出力は更にアンドゲート７３−４と共にオ
アゲート７３−６を介してアンドゲート７２一１５にゲ
ート開放信号として供給される。従つて、αβ別音量曲
線形式制御回路７２のオアゲート７２−１６はアタック
状態てあつて音量曲線形式が第１３図の４〜７の指示の
場合及びデイケイ状態であつて第１３図の２と３の指示
の場合に出力され、アンドゲート７２−１８はデイケイ
状態であつてアタック指示がある場合のデイケイ指示無
しである第１３図における４の指示の場合のＲ３ｌョ指
令信号を取り出すものである。またオアゲート７２−２
０はデーイケイ、リリースの下り指示である第１３図の
１，３，５，７の場合にエンベロープ係数値を反転した
補数値を指示する信号としてとり出される。一方、オア
ゲート７２−１７はアタックＡ１デイケイＤ１リリース
Ｒのスイッチ指示があつた時のみ各アタック、デイケイ
、リリース状態で出力され、その時の前記加算タイミン
グ信号をラインメモリ４９に対するイネーブル信号とし
て出力する。前記アンドゲート７２−１８から出力され
るＲ３ｌＪ指令信号はウェイトシフト回路６９のオアゲ
ート６９−６〜６９−１０に供給され、オアゲート７２
−２０から出力される補数指令信号はイクスクルーシブ
オアゲート６９−１１を介して前記したイクスクルーシ
ブオアゲート６９−１〜６９−５に供給される。即ち、
ウェイトシフト回路６９は前記Ｒ３Ｌ指令信号、補数指
令信号が存在しない場合にはエンベロープレジスタ５４
のＲｌＪ，ｒ２．，ｒ４ｌ。８．，ｒｌ６Ｊウェイトで
あられされるエンベロープ係数値はイクスクルーシブオ
アゲート６９−１〜６９−５を通過し、波形プログラム
指定部３５から指示されたブロックアドレス毎の微分係
数値ｒ１ョ，Ｒ２．Ｊ，ｒ４ョの指定された係数値に応
じてウェイトシフト（この場合は士微分係数値Ｘエンベ
ローノブ係数値Ｅ）が行われその乗算値がアダー５２に
供給されるようになる。

即ち、微分係数値ＲｌＪの指示信号はアンドゲート６９
−１２〜６９−１６の一方入力端に、Ｒ２Ｊの指示信号
はアンドゲート６９−１７〜６９−２１の一方入力端に
、７ｒ４Ｊの指示信号はアンドゲート６９−２２〜６９
−２６の一方入力端に供給される。そして、アンドゲー
ト６９−１２、６９−１７、６９−２２の他方入力端に
はエンベロープ係数値のウェイト１１Ｊに対応した信号
が、アンドゲート６９−１フ３、６９−１８、６９−２
３の他方入力端にはウェイト１２Ｊに対応する信号が、
アンドゲート６９−１４、６９−１９，６９−２４の他
方入力端にはウェイトＲ４ョに対応する信号が、アンド
ゲート６９−１５、６９−２０、６９−２５の他方入力
端にはウェイト７８Ｊに対応する信号が、アンドゲート
６９−１６、６９−２１、６９−２６の他方入力端には
ウェイトＲｌ６ョに対応する信号が供給されるようにな
る。更に、アンドゲート６９−１２はアダー５２のウェ
イトｒ１ョの入力側に、アンドゲート６９−１３と６９
−１７はオアゲート６９−２７を介してウェイトＲ２Ｊ
の入力側に、アンドゲート６９−１４、６９−１８、６
９−２２はオアゲート６９−２８、６９−２９によつて
ウェイトＲ４ョの入力側に、アンドゲート６９−１５、
６９−１９、６９−２３はオアゲート６９−３０、６９
−３１によつてウェイトＲ８ョの入力側に、アンドゲー
ト６９−１６、６９−２０、６９−２４はオアゲート６
９−３２、６９−３３によつてウェイト１１６Ｊの入力
側に、アンドゲート６９−２１と６９−２５はオアゲー
ト６９−３４を介してウェイトＲ３２Ｊの入力側に、ア
ンドゲート６９−２６はウェイトＲ６４Ｊの入力側に結
合されてなる。従つて、このウェイトシフト回路６９は
微分係数値ｒ１ぅＲ２ぅＲ４Ｊに応ざて第１７図に示し
た乗算値を得るようになるのである。而して、αβ別音
量曲線形式制御回路７２から出力されるＲ３ｌョ指令信
号がオアゲート６９−６〜６９−１０に供給された場合
にはエンベロープレジスタ５４の出力に関係なくエンベ
ロープ係数値はＲ３Ｌに強いられるようになる。また、
補数指令がイクスクルーシブオアゲート６９−１１１こ
供給されるとエンベロープレジスタ５４の５ビットで表
わされるエンベロープ係数値は反転され、第１７図に示
した乗算値は逆の計数値一となるものである。従つて、
第１図乃至第４図で示した場合と異なる点は第１５図か
ら解るように各ブロックアドレス毎の乗算はα、β別に
指示された音量曲線形式に従うことであり、結局、士微
分係数値×エンベ．ローブ係数値Ｅ（但し、Ｅはα音量
曲線形式に従う場合にはＥα、β音量曲線形式に従う場
合にはＥβとなる）となることである。

この様にしてアダー５２に入力された乗算値はラインメ
モリ４９に供給される。即ち、α、βの２つの音量曲線
形式を指示することによつて、αに従う波形とβに従う
波形を同時に指示することができ、結局、異なる波形間
では夫々の音量の立上り、立下り曲線を異ならせ得るよ
うになり、その組み合わせによつて合成楽音波形を変化
に富んだものとすることができるのである。

この為、顕著に倍音構造の経時的変化を与えるようにな
り、効果的な音色を持つ楽音を発生させることができ、
特に、金管楽器、撥弦楽器に見られる発音時にその楽器
特有な特徴を表現するのに最適である。第７図Ｂにおい
て、スイッチＳｌＯ．．Ｓｌｌ、Ｓｌ２はαβ別周期モ
ード指定を指示するもので、各スイノッチＳｌＯ，．Ｓ
ｌｌ、Ｓｌ２は周期（デューティと呼ぶ）制御回路７４
に供給され、この３つのスイッチのオン、オフ状態でア
ンド機能マトリックス回路７４−１より８通りのＲＯＪ
−Ｒ７Ｊの数字で示されるモード指定信号が出力ライン
から取り出さ・れ、その出力ラインは、オア機能マトリ
ックス回路７４−２に入力される。

一方、第７図Ａに示した波形の１周期毎に計数歩進され
るサイクル数レジスタ３４−３の３ビット（Ｒｌｌ６．
ｊＳｒ３２Ｊ．．ｒ６４Ｊウェイト）出力もこのデュー
ティ制御回路７４にｊ供給されるのであり、サイクル数
計数状態に応じてインバーテイドアンドゲート７４−３
からは第化図ｂの出力状態が、オアゲート７４−４から
はアンドゲート７４−５、インヒビツトゲート７４一６
及び前記インバーテイドアンドゲート７４−３の状態に
より〔元・？十托・３２實…の条件である第１８図ｃの
出力状態が得られる。そして、第１８図ａに示したサイ
クル数レジスタ３４−３の〔１６〕の信号はインヒビツ
トゲート７４−７及び７４−８に供給され、前記インバ
ーテツドアンドゲート７４−３の出力はアンドゲート７
４−９と７４−１０に供給され、オアゲー１〜７４−４
の出力はアンドゲート７４−１１と７４−１２に供給さ
れてなる。ここで、デューティとサイクル計数状態との
基本的な関係について述べると、これは第１９図に示さ
れる様になる。

即ち、１０Ｊで示されるのは波形出力がないサイクルを
、ｒ１ョは波形出力有のサイクルを示している。デュー
ティＲｌ３ｒｌ／２ぁｒ１／４Ｊは夫々毎回、“１゛サ
イクル毎、“゜２゛サイクル毎、゜゜４゛サイクル毎に
波形出力をとりだす。デューティｒ１／３ョぱ゜４゛と
゜′５゛のサイクル計数は行わずに直ちに“６゛サイク
ル状態に設定することによつて得られる。即ち、前記α
、β別周期モード指定スイッチＳｌＯ、Ｓｌｌ、Ｓｌ。
の３ビットの組み合わせにより指定されるＲＯョ〜Ｒ７
ョの数字で対応付けるモードのうちＲ６．．及びＲ７Ｊ
のモード指定の場合オア機能マトリックス回路７４−２
からの出力Ｋ１出力信号が発生し、アダー３６のウェイ
トＲ６４Ｊの出力信号と共にアンドゲート７４−１３に
供給し、その出力信号をオアゲート７４−１４を介して
サイクル数レジスタ３４−３のウェイトＲ３２Ｊに供給
し、“４゛、“５゛のサイクル状態を飛ばすのである。
また、オア機能マトリックス回路７４−２のＫ２出力は
オアゲート７４−１５へ、Ｋ３出力はオアゲート７４−
１６へ、＼出力はインヒビツトゲート７４−７を介して
オアゲート７４−１５へ、Ｋ５出力はインヒビツトゲー
ト７４−８を介してオアゲート７４−１６へ、Ｋ６出力
はアンドゲート７４−９を介してオアゲート７４−１７
へ、Ｋ７出力はアンドゲート７４−１０を介してオアゲ
ート７４−１８へ、Ｋ８出力はアンドゲート７４−１１
を介してオアゲート７４−１９へ、■出力はアンドゲー
ト７４−１２を介してオアゲート７４−２０へ接続され
、更にオアゲート７４−１５、７４−１７、７４−１９
は直列接続されて出力Ｘ１αを、オアゲート７４−１６
、７４−１８、７４−２０は直列接続されて出力Ｘ２β
を取り出すのである。従つて、出力Ｘ１α、Ｘ２βに発
生する出力信号はαβ別周期モード指定の数字ＲＯＪ−
Ｒ７Ｊに対応して第２咽に示したようになる。即ち、出
力Ｘ１αからは、α指示による波形に基づいて周期Ｍが
、出力Ｘ２βからはβ指示による波形に基づく周期Ｎが
取り出されるのである。従つて、周期モードＲＯＪ−Ｒ
５Ｊでは周期Ｍ．Ｎは共に整数であるが、周期モードＲ
６．Ｊ．ｌ７Ｊでは周期Ｍ．Ｎの一方が整数ならば他方
は非整数の関係に周期制御されるようになる。

更に、出力Ｘ１α、Ｘ２βは夫々インヒビツトゲート７
５、アンドゲート７６に供給され、通常はイクスクルー
シブオアゲート７１よりα／β指示信号に同期してα指
示信号“゜０゛ではインヒビツトゲート７５が、β指糸
信号６′ｒ′ではアンドゲート７６が開かれ、それら出
力は更に後述されるインヒビツトゲート７７，７８を介
してオアゲート７９から出力され第７図ｃのアンドゲー
ト５１に供給される。ここで、スイッチＲ１はイクスク
ルーシブオアゲート７１に接続されており、操作によつ
て波形プログラム指定部３５から出力されるブロックア
ドレス毎のα／β指示信号を反転する為に設けられてお
り、従つてアンドゲート７６はα指示信号に、インヒビ
ツトゲート７５はβ指示信号に同期して出力されるよう
になる為、出力Ｘ１がβ、出力Ｘ２がαのデューティと
なる。

スイッチＲ２は後述するＰ信号及びその反転信号Ｆが夫
々供給されるインヒビツトゲート８０，８１に接続され
、αβを分離するか非分離かの指示を行うもので、操作
時にはインヒビツトゲート８０，８１からは出力は得ら
れず、従つてインヒビツトゲート７７，７８からは夫々
のモード指定によるα，β別のデューティを表わすＸ１
α、Ｘ２β（但しスイッチＲ１の時にはＸ１β、Ｘ２α
となる）信号が取り出される。スイッチＲ２の非操作で
はインヒビツトゲート８０，８１からは夫々Ｐ信号、Ｆ
信号（但し、後述するが重奏指示のときのみ発生する）
が出力され、前記各レジスタの偶数ラインメモリはαで
、奇数ラインメモリはβで指示されるようになり、これ
を一覧表で解り易すく示したのが第２１図である。尚、
この場合スイッチＲ２、及び次に説明するＲ３のスイッ
チ指定は成されていない場合について示してある。又、
スイッチＲ２による非分離指示は重奏のときのみ有効と
なるものてある。スイッチＲ３はイクスクルーシブオア
ゲート７０に接続され、これが操作された場合には波形
プログラム指定部３５でブロック毎に指定されたα／β
指示信号は反転されるようになる。即ち第２１図に示し
た表においてα／βの関係は全て逆になる。この様にα
β別周期モード指定によりオクターブ操作を行うことが
出来、楽音波形のデューティが変化し音色もオクターブ
毎に異ならせることが出来るので効果的な機能となる。
また、第一２１図のα／β非分離動作を参照するに、モ
ードド指定１６Ｊの場合はα：βは１：１．５の周期と
なりβはαに対して完全４度低い音となり、モード指定
Ｒ７Ｊの場合はβはαに対して周期が２倍となるが、β
の波形はαの周期の２／３倍と２倍）の周期の合成と考
えられ、βはαに対して完全５度高い成分とオクターブ
低い成分の音となる。第７図Ｄに於いて、スイッチＴ１
は通常のトレモロ（トレモロ平と呼ぶ）指示スイッチで
あり、Ｔ２は操作中のみトレモロがかかるタツチトレモ
口指示スイッチであり、タツチトレモロを指示する場合
にはトレモロ平指示スイッチを開放しておくのである。
スイッチＴ３、Ｔ４、Ｔ５はトレモロの深さ（振幅値と
呼ぶ）を指示するスイッチであり、順に最大ＲｌＪ（１
００％の深さ）、ｒ１／２Ｊ（５０％の深さ）、ｒ１／
４Ｊ（２５％の深さ）を指定できる。

スイッチＴ１若しくはＴ２の指定信号はオアゲート８２
を介してアンドゲート８３−１〜８３−３に供給される
為、指定された振幅値の出力指示信号が取り出されトレ
モロ制御回路８４に供給される。而して、アンドゲート
８３−１〜８３−３はオアゲート８４−１若しくは８４
−２を介してアンドゲート８４−３、８４−４に与えら
れる。また、アンドゲート８３−２の出力はエンベロー
プレジスタ５４のＲ６４Ｊウェイト出力が結合されるア
ンドゲート８４−５を介してオアゲート８４−６、アン
ドゲート８４−７に供給される。従つてデイケイ状態及
びリリース状態ではエンベロープレジスタ５４のウェイ
トＲｌ６ョは常に゜“１゛となる。更に、リリース状態
を検出するアンドゲート８４−８の出力は前記アンドゲ
ート８４−３に与えられており、その出力は後述するマ
ンドリン指定以外で開放可能なインヒビツトゲート８４
−９を介してオアゲート８４−１０より出力信号として
取り出される為、インヒビツトゲート８４−７はリリー
ス状態では開かれず、インヒビツトゲート８４−１１が
開放可能となる。一方、トレモロ指示ではエンベロープ
レジスタ５４の１６４ョウエイトの出力が前記アンドゲ
ート８４−４に供給され、その出力はオアゲート８４−
１２を介してエンベロープレジスタ５４のＪＬウェイト
に常にＲｌＪ信号を供給するため、１００Ｊのクリア状
態にはならず、デイケイ状態とリリース状態の繰り返し
となる。アンドゲート８３−３の出力はエンベロープレ
ジスタ５４のウェイトＲ６４ョの出力が与えられアンド
ゲート８４−１３を介してオアゲート８４−１４、８４
−１５に与えられると共にインヒビツトゲート８４−１
６にも供給される。このインヒビツトゲート８４−１６
は前記インヒビツトゲート８４−７と同様にリリース状
態では開かれず、この状態ではインヒビツトゲート８４
−１７、８４−８が開放可能となる。また、エンベロー
プレジスタ５４のウェイトＲ３２Ｊの出力は後述するト
レモロ撥指示スイッチＴ６のときにのみ有効なアンドゲ
ート８４−１９が結合されるインヒビツトゲート８４一
２０を介して、更にインヒビツトゲート８４−２１に与
えられる。即ち、インヒビツトゲート８４一２１にはア
ンドゲート８４−４からのゲート出力禁止信号が印加さ
れている為、トレモロ指示では開かれず常に゜゜０゛出
力となる。従つて、エンベロープ状態検出回路７３はイ
ンヒビツトゲート７３−３のデイケイ状態の出力信号し
か取り出されない。即ち、トレモロ指示スイッチＴ１、
Ｔ２においては、エンベロープレジスタ５４のエンベロ
ープ係数値は音量曲線形式（第１３図参照）に応じて、
振幅値１／１、１／２、１／４の深さ指示によつて第２
２図から第２４図に示した如く例となる。尚、第１３図
に於ける音量曲線形式の１，４，５についてはトレモロ
はかからないのである。Ｔ６はトレモロ撥指示スイッチ
であり、これが操作されるとアンドゲート８４−１９か
らはリリース状態で且つエンベロープレジスタ５４がＲ
ｌ６Ｊ以上になる条件で出力されるインヒビツトゲート
８４−２２の出力信号が通過するようになる。更にエン
ベロープレジスタ５４のＲＯＯＪのクリア状態が状態検
出回路７３のインバーテイドアンドゲート７３−１で検
出されると、インヒビツトゲート７３−５、オアゲート
７３−６を介してアンドゲート７２−１５にリリース指
示信号として出力されるのである。従つて、リリース状
態での前半は後述するデイケイクロツク信号で動作し、
結局第２５図Ａ，Ｂに示した如く（但し、トレモロ深さ
１／１指定の場合）音量曲線形式に応じた撥弦音的なト
レモロとなり、効果的な機能となるのである。タツチト
レモロ指示スイッチＴ２はトレモロ平指示スイッチＴ１
をあらかじめオフ状態にしておいたときに有効で、操作
中のみにトレモロ効果を得るのである。

エンベロープレジスタ５４の１３２、ｊもウェイト段の
出力状態により、インヒビツトゲート８５でアタック状
態検出信号ａを、インヒビツトゲート３６によりデイケ
イ状態検出信号ｄを、アンドゲート８７とインヒビツト
ゲート８８の直列回路によりリリース検出信号ｒを、前
記したインバーテツドゲート６６−６の出力によりハイ
リリース検出信号ｗを、アンドゲート８９と９０の直列
回路によりスローリリース検出信号４を取り出すように
する。

また、９１はハイリリース指定の同期セットレジスタで
あり、１ビットのラインメモリを８本有し、シフトパル
スφｏでシフト動作をする。而して、ハイリリース（０
）は演奏キーのオフ時（特にオルガン音のような定常音
指定の時）のクリック音防止の為の比較的速い減衰を意
味するものである。その為の後述する（４）セット信号
が出力されるとその信号は、オアゲート９２を介して入
力指示信号が無い時に開かれるインヒビツトゲート９３
及び第７図Ａに於けるアンドゲート６２の反転信号で開
かれるインヒビツトゲート９４を介してハイリリース同
期セットレジスタ９１に入力される。インヒビツトゲー
ト９３の出力信号はアンドゲート６２の出力信号ＣＯＪ
ブロックアドレス信号発生時の加算タイミング）に同期
してアンドゲート９５、エンベロープ状態のＲＯＯョ以
外の状態でゲートが開かれるインヒビツトゲート９６、
オアゲート６４及びオアゲート６５を介して前記したエ
ンベロープクロック用の同期セットレジスタ５３に入カ
セットしてハイリリース動作を行わせるようになる。以
上では本システムの心臓部となる構成について説明した
。

次に第７図Ａ，Ｂ，Ｃ，Ｄの回路構成を制御するタイミ
ング関係、エンベロープ制御用の各種クロック信号、重
奏制御信号、演奏キー群、キー入力制御等について、第
２６図の図面接続状態にある第２７図Ａ，Ｂの回路構成
図を用いて説明する。原クロック発生器１００から出力
される基本クロック信号φｏ（例えば２７２５１０ＰＨ
）は第７図Ａ及びＤのレジスタ２０，２１，３４，５３
，５４を構成している８本のラインメモリの１循に相当
する計数を行うラインカウンタ１０１に供給される。

このラインカウンタ１０１は３ビットで８進のバイナリ
計数動作を行うもので、各ビット段の出力（第２８図ａ
参照）は制御タイミング発生回路１０２に供給されてな
る。この制御タイミング発生回路１０２には重奏指示ス
イッチＷからのＷ１（非重奏指示）、Ｗ２（２重奏指示
）、Ｗ３（４重奏指示）の接点位置での各指示信号が供
給されており、従つて出力５にはインヒビツトゲート１
０２−１、インバーテイドアンドゲート１０２−２を介
して第２８図ｂに示した出力信号が、非重奏指示ではオ
アゲート１０２−３、１０２−４を介して出力ｂにｒ１
ョ信号及びオアゲート１０２−５、１０２−６を介して
出力６に１し信号が出力される。また、２重奏指示では
アンドゲート１０２−７、オアゲート１０２−ー３、１
０２−４を介して出力ｂに第２８図Ｃに示した出力信号
が、更にインヒビツトケート１０２−８、オアゲート１
０２−９、オアゲート１０２−５、１０２−６を介して
出力ｃに第２８図Ｃに示した出力信号が得られる。４重
奏指示ではアンドゲート１０２−１０、１０２−１１、
オアゲート１０２−４を介して出力ｂより第２８図ｄに
示した出力信号が、またインヒビツトゲート１０２−１
２、１０２−１３、オアゲート１０２−６を介して出力
ｃより第２８図ｄに示した出力信号が発生する。

重奏指示スイッチＷの接点Ｗ４の８重奏指示信号、４重
奏指示信号、２重奏指示信号及び前記ラインカウンタ１
０１の各ビット段出力は重奏タイミング信号発生回路１
０３に供給される。而して、オアゲート１０３−１から
は４重奏指示信号若しくは８重奏指示信号が、オアゲー
ト１０３−２からは重奏有（２，４，８重奏のいずれの
指示でも出力される）信号が出力される。このオアゲー
ト１０３−２の重奏有信号はアンドゲート１０３−３、
インヒビツトゲート１０３−４に供給される為、ライン
カウンタ１０１のウェイトＲｌｊの出力信号が第２８図
ｅに示した如くのＰ信号、Ｆ信号として夫々のゲートよ
り出力され、第７図Ｃのインヒビツトゲート８０，８１
に印加されることになる。また、オアゲート１０３−２
から出力される重奏有信号はアンドゲート１０３−５に
供給される為、その出力よりラインカウンタ１０１のウ
ェイトｒ１ョの出力信号が取り出され、オアゲート１０
４を介して１＋Ｌ指令信号として出力される。また、オ
アゲート１０３−１の出力はアンドゲート１０３−６に
供給される為ラインカウンタ１０１のウェイトＲ２Ｊか
らの出力信号が出力され、オアゲート１０３−７を介し
てオアゲート１０３−８に供給される。また２重奏指示
信号”はインヒビツトゲート１０３−９に供給されその
出力からラインカウンタ１０１の反転信号が取り出され
オアゲート１０７を介してオアゲート１０３−８に印加
される。更に、オアゲート１０３一２から出力される重
奏有信号はオアゲート１０３一１０を介して反転出力信
号としてオアゲート１０３−８に印加される。また、こ
のオアゲート１０３−１０にはビブラート指定スイッチ
Ｂの操作信号が印加される。即ち、オアゲート１０３−
８の出力はオアゲート１０５を介して２重奏、４重奏指
示によつて第２８ＢのＧ，ｉに示した出力信号を出力す
ることになる。又、８重奏指示信号がアンドゲージ１０
３−１１に供給されるとラインカウンタ１０１のウェイ
トＲ４Ｊの出力信号がこのアンドゲート１０３−１１よ
り出力され、オアゲート１０６を介して第２８図ＢのＫ
に示した信号として出力される。従つて第２８図Ｂ（７
）Ｆ，ｇに示したタイミング信号は２重奏指定の時に夫
々オアケート１０４、１０５から出力され、第２８図Ｂ
のＨ，ｉに示したタイミング信号は４重奏指定の時に夫
々オアゲート１０４，１０５から出力され、更に第２８
図Ｂ（７）Ｊ，ｋ，ｉに示したタイミング信号は８重奏
指定の時に夫々オアゲート１０４〜１０６から出力され
、第７図Ａに示したアンドゲート９７−１〜９７−３に
印加され、ＲＯョプロツクアドレス信号に同期して追加
加数値としてアダー４０に供給されるようになる。即ち
、重奏指示での前記追加加数値は各ラインメモリに周波
数微差を付ける為に用いられるのてある。前記制御タイ
ミング発生回路１０２から出力される前記出力Ａ，ｂ，
ｃのタイミング信号は入力制御回路１０７に供給される
と共に出力ａからのタイミング信号は第２７図Ｂのオク
ターブカウンタ１０８にも供給される。

即ち、このオクターブカウンタ１０８は８φｏの８ライ
ンタイム毎に計数歩進される３ビット８進のバイナリカ
ウンタであり、その中の下位２ビット（ウェイト１１ぁ
Ｒ２ョが４オクターブのコード状態として第７図Ａのオ
クターブ入力コードとなる（第２９図Ａのａ参照）。こ
のオクターブカウンタ１０８の３ビットの各段出力は同
期信号発生回路１０９に供給されると共にデコーダ１１
０にも与えられる。而して、この３ビットのオールＲＯ
．Ｊ計数状態がインバーテイドアンドゲート１０９−１
、インヒビツトゲート１０９−２によつて検出され、検
出出力ｄとして第２９図Ａ（７）ｂに示したタイミング
信号が取り出され、音階カウンタ１１０に計数歩進信号
として印加される。この音階カウンタ１１１は下位２ビ
ットが３進のバイナリ計数器としてなり、そのキャリで
もつて上位置ビットの２進の計数器を動作させるもので
ある（第２９図Ａ（７）ｃ参照）。尚、実際にはカウン
タ１０８の最上位ビットとの組み合わせの４ビットて音
階カウンタを構成しており、従つてこの４ビット出力が
第７図Ａの音階入力コードとなるものである。このカウ
ンタ１１１は同期信号発生回路１０９に供給されると共
にデコーダ１１２にも印加される。デコーダ１１０の出
力１〜８の８出力からは第２９図Ｂのｄに示した如くの
異なるタイミング信号が出力され演奏キー群１１３の８
本の縦ラインに印加される。この演奏キー群１１３は４
８個の演奏キーがマトリックス状に配置され、６本の出
力ラインがキー操作タイミング検出回路１１４のアンド
ゲート１１４−１〜１１４−６に夫々供給されるように
なる。このアンドゲート１１４−１〜１１４−６にはデ
コーダ１１２の出力Ａ−Ｆから発生する異なる６個のタ
イミング信号（第２９図Ｂ（７）ｅ参照）が夫々順に結
合されている。而して、アンドゲート１１４−１〜１１
４−６の出力はオアゲート１１４−７〜１１４〜１１の
直列回路によつてその出力より４８個の演奏キーのうち
の操作された対応するキー入力タイミング信号が取り出
され、入力制御回路１０７のキー入力Ｆ／ＦｌＯ７−１
に入力される。同期信号発生回路１０９から出力される
タイミング信号はカウンタ１０８、１１１の計数状態に
応じて検出するようになり、出力ｅからは第２９図Ｂ（
７）ｆに示すタイミング信号がインヒビツトゲート１０
９−３〜１０９−５を用いて検出され、出力ｆからは第
２９図Ｂのｇに示すタイミング信号がインバーテイドア
ンドゲート１０９−１、インヒビツトゲート１０９−２
、１０９−６、１０９−７、１０９−８を用いて検出さ
れる。

更に出力ｇからは第２９図Ｂのｈに示すタイミング信号
がアンドゲート１０９−９、インヒビツトゲート１０９
−１０、１０９−１１を用いて検出され、出力ｈからは
カウンタ１１１のＳ４の出力信号が、”出力１からは第
２９図Ｂ（７）ｉに示すタイミング信号がインヒビツト
ゲート１０９−１２を用いて検出され、出力ｊからは第
２９図Ｂ（７）ｊに示すタイミング信号がアンドゲート
１０９−１３、インヒビツトゲート１０９−１４を用い
て検出され夫々出力されるのである。各種クロック時間
発生回路１１５のシフトレジスタ１１５−１は２４ビッ
トでダイナミックに動作するものて前記制御タイミング
発生回路１０２の出力ａからの８ラインタイム毎のクロ
ック信号によつてシフトされる。

従つて、このシフトレジスタ１１５−１の１循は前記カ
ウンタ１０８の８進とカウンタ１１１の３進との計２植
に同期するのである。このシフトレジスタ１１５−１は
８ビット単位に第１計数部、第２計数部、第３計数部の
独立した計数部を有しており、第１計数部及び第２計数
部はビブラート及びエンベロープのタイムクロック信号
の発生の為に使用され、第３計数部は後述する新キー有
時の所定時間のタイム計数に使用される。基本的には第
１計数部は同期信号発生回路１０９の出力１のタイミン
グ信号（第２９図Ｂ参照）で動作する８ビットのバイナ
リカウンタであり、第２計数部は出力５からのタイミン
グ信号で動作する下２ビットが３進カウントをする８ビ
ットのバーイナリカウンタ、第３計数部は出力６からの
タイミング信号で動作する８ビットのバイナリカウンタ
である。而して、このシフトレジスタ１１５−１の出力
ｄ１からの出力信号はオアゲートを介してアダー１１５
−３に供給され、更にその出力はシフトレジスタ１１５
−１の入力側に循環されるようになる。また。アダー１
１５−３からのキャリ信号はキャリＦ／ＦｌＯ７−２を
介してインヒビツトゲート１１５−４に印加される。こ
のインヒビツトゲート１１５−４は前記同期信号発生回
路１０９の出力１のタイミング信号発生時に出力禁止さ
れるようになるもので、その出力はオアゲート１１５−
５を介してアダー１１５−３に印加される。また、前記
出力１のタイミング信号はインヒビツトゲート１１５−
６を介してオアゲート１１５−５にも入力される。シフ
トレジスタ１１５−１の出力４はインバーテイドアンド
ゲート１１５−７、インヒビツトゲート１１５−８に、
出力Ｄ３はインヒビツトゲート１１５−９及びアンドゲ
ート１１５−１０に、出力Ｄ４はインヒビツトゲート１
１５−１１及びアンドゲート１１５−１２に、出力屯は
インヒビツトゲート１１５−１３及びアンドゲート１１
５−１４に、出力山はインヒビツトゲート１１５−１５
及びアンドゲート１１５−１６に、出力Ｄ７はアンドゲ
ート１１５−１７に印加される。また、インバーテイド
アンドゲート１１５−７、インヒビツトゲート１１５−
９、１１５−１１、１１５−１３、１１５−１５には夫
々順に前段のアンドゲート１１５一１０、１１５−１２
、１１５−１４、１１５一１６、１１５−１７が印加さ
れ、各アンドゲートの出力はワンショットのクロック（
８φｏタイム幅）として取り出されるのである。また、
インヒビツトゲート１１５−８には出力ｄ１が印加され
、その出力はアンドゲート１１５−１８に供給される。
このアンドゲート１１５−１８には前記同期信号発生回
路１０９の出力１のタイミング信号が印加され、オアゲ
ート１１５−２を介してアダー１１５−３に印加される
。即ち、第２計数部の下２ビットの３進カウントの制御
を行うのである。シフトレジスタ１１５−１の出力ｄ１
はアンドゲート１１５−１９に、アンドゲート１１５−
１４の出力はアンドゲート１１５−２０に印加され、そ
れら出力は前記同期信号発生回路１０９の出力４のタイ
ミング信号に同期してチヤタリング防止用の時間を決め
る為のフリップフロップ１１５−２１（ディレィ無し）
に夫々リセット、セット信号として供給される。さて、
１１６はビブラートクロツク選択回路でありアンドゲー
ト１１６−１にはアンドゲート１１５−１０からのタイ
ムクロック信号が、アンドゲート１１６−２にはアンド
ゲート１１５−１２からのタイムクロック信号が結合さ
れ、それらアンドゲート１１６−１、１１６−２の出力
はオアゲート１１６−３を介してアンドゲート１１６一
牡インヒビツトゲート１１６−５に結合される。

更に、インヒビツトゲート１１６−５の出力は前記同期
信号発生回路１０９の出力１のタイミング信号が印加さ
れるアンドゲート１１６−６に、アンドゲート１１６−
４の出力は前記出力ｇのタイミング信号が印加されるア
ンドゲート１１６−７に供給され、それらアンドゲート
１１６−６、１１６−７の出力はオアゲート１１６−８
を介してビブラートクロツク信号φ８はビブラート”ク
ロック選択スイッチＳＡ，ＳＢの選択指定によつて異な
るタイムクロック信号となるのである。Ｓ９スイッチは
第３０図から解るようにシフトレジスタ１１５−１の第
１の計数部で決まるタイムクロック信号を取り出すのか
、第２の計数部で決まるタイムクロック信号を取り出す
のかを指定するものである。而して、ビブラートクロツ
ク信号φ８は第２７図Ａに於ける８進のバイナリのカウ
ンタ１１７に計数歩進信号として印加される。このカウ
ンタ１１７は各出力段から第３１図ａの信号を発生し、
ビブラート制御回路１１８に印加される。そして、この
計数状態により出力ｅ１には第３１図ｂに示すタイミン
グ信号がインヒビツトゲート１１８−１、アンドゲート
１１８−２によつて検出され、出力Ｅ２には第３１図ｃ
に示すタイミング信号がインヒビツトゲート１１８−３
、アンドゲート１１８−４によつて検出され、出力Ｅ３
には第３１図ｄに示すタイミング信号がアンドゲート１
１８−５、１１８−６によつて検出され、出力Ｅ４には
第３１図ｅに示すタイミング信号がインバーテイドアン
ドゲート１１８−７、アンドゲート１１８−８によつて
検出され、出力Ｅ５には第３１図ｆに示すタイミング信
号がインヒビツトゲート１１８−９によつて検出され、
更に出力Ｅ６には第３１図ｇに示すタイミング信号がイ
ンヒビツトゲート１１８−１０によつて検出される。結
局出力Ｅ７では第３１図ｈに示すタイミング信号が出力
Ｅｌ，ｅ３，ｅ６のオアをとるオアゲート１１８−１０
、１１８−１１の直列回路によつて検出され、出力Ｅ５
では第３１図１に示すタイミング信号が出力Ｅｌ，ｅ２
，ｅ５の論理和をとるオアゲート１１８−１３、１１８
−１４の直列回路によつて検出されるようになる。従つ
て、出力Ｅ７，ｅ８，ｅ４のタイミング信号はビブラー
ト指定スイッチＢの操作指定時にアンドゲート１１８−
１５〜１１８−１７、オアゲート１０４〜１０５を介し
て第７図ＡにおけるＲＯＪブロック信号が供給されるア
ンドゲート９７−１〜９７−３に出力されるのである。
即ち、ビブラート指示時にはカウンタ１１７のカウント
値に従つてΔＰ１、ΔＰ２、ΔＰ４が出力される。１１
９は第７図Ｄのインヒビツトゲート６３に印加されるエ
ンベロープクロックを選択するエンベクロツクセレクト
回路である。

ＲＡ．．ＲＢはリリース状態でのタイムクロック信号を
選択するスイッチ、ＤＡ，．ＤＢはデイケイ状態てのタ
イムクロック信号を選択するスイッチ、Ｒｃはスローリ
リースクロツク信号の選択スイッチであり、また０Ａは
オルガン音的（定常音）エンベロープ指定スイッチであ
る。前記アンドゲート１１５−１２から出力されるタイ
ムクロック信号はアンドゲート１１９−１〜１１９−３
へ、アンドゲート１１５−１４から出力されるタイムク
ロック信号はアンドゲート１１９−４〜１１９−６へ、
アンドゲート１１５−１６から出力されるタイムクロッ
ク信号はアンドゲート１１９−７〜１１９−９へ、アン
ドゲート１１５−１７から出力されるタイムクロック信
号はアンドゲート１１９−１０、１１９−１１へ印加さ
れる。更に、アンドゲート１１９−１、１１９−４、１
１９−７、１１９−１０の夫々にはＲＢスイッチの選択
接点出力が印加され、それらアンドゲートの出力はオア
をとるオアゲート１１９−１２〜１１９−１４の直列回
路に供給されその出力はアンドゲート１１９−１５、イ
ンヒビツトゲート１１９−１６に結合される。前記同期
信号発生回路１０９の出力ｆのタイミング信号はアンド
ゲート１１９−１７〜１１９−１９へ、出力ｇのタイミ
ング信号はアンドゲート１１９−２０〜１１９−２２に
印加される。前記アンドゲート１１９−１５、インヒビ
ツトゲート１１９−１６は夫々アンドゲート１１９−２
０、１１９−１７に与えられ、その出力はオアゲート１
１９−２３を介して第７図Ｄのリリース状態検出信号が
印加されるアンドゲート１１９−２４を介してリリース
クロック信号φ８として出力するのである。ＲＡスイッ
チは第３０図から解るようにシフトレジスタ１１５−１
の第１の計数部で決まるタイムクロック信号を取り出す
のか、第２の計数部で決まるタイムクロック信号を取り
出すかを・指定するものである。アンドゲート１１９−
２、１１９−５、１１９−８の夫々にはＤＢスイッチの
選択接点出力が印加され、それらアンドゲートの出力は
オアをとるオアゲート１１９−２５、１１９−２６の直
列回路に供給されその出力はアンドゲート１１９−２７
、インヒビツトゲート１１９−２８の夫々に供給される
。更に、このアンドゲート１１９−２７、インヒビツト
ゲート１１９一２８の出力は夫々アンドゲート１１９−
２１、１１９−１８、オアゲート１１９−２９を介して
ｌアンドゲート１１９−３０に供給され、第７図Ｄのデ
イケイ状態検出信号時にデイケイクロツク信号を出力す
るようになる。次に、アンドゲート１１９−６、１１９
−９、１１９−１１の夫々にはスイッチＲＯの選択接点
出力が印加され、それらアンドゲートの出力はオアゲー
ト１１９−３１、１１９−３２の直列回路に供給されそ
の出力は第７図Ｄから供給されるスローリリース状態検
出信号の発生時にアンドゲート１１９−３３、１１９一
１９を介してスローリリースクロツク信号φｓを取り出
す。アンドゲート１１９−３はオアゲート１１９−３７
を介して第７図−Ｄから供給されるハイリリース状態検
出信号、若しくはアタック状態検出信号の発生時に出力
され、アンドゲート１１９−２２からハイリリースクロ
ック信号φＨｒ若しくはアタッククロック信号φ９とし
て出力される。而して、アンドゲート１１９−２４から
出力されるリリースクロック信号φＲ１アンドゲート１
１９−３０から出力されるデイケイクロツク信号φＤ１
アンドゲート１１９−１９から出力されるスローリリー
スクロツク信号φＳｒｌアンドゲート１１９−２２から
出力されるハイリリースクロック信号φＨｒの夫々のタ
イムクロック信号はオアゲート群１１９−３４、１１９
−３５、１１９−３６の直列回路の出力よりエンベロー
プクロック信号として第７図Ｄのインヒビツトゲート６
３に供給される。１２０はアタック状態、デイケイ状態
、リリース状態、スローリリース状態、ハイリリース状
態で第７図Ｃのエンベロープ用のアダー６５に供給され
る加算値指定回路であり、エンベロープ係数値を指定さ
れた加算値だけ１＋ョ、１−ョすることによつて時間経
過に伴うエレベローブの立上り、立下り時間を急速制御
出来るようにするのである。

即ち、Ａａスイッチは５接点の選択スイッチーであり、
各接点出力はアタック状態検出信号が印加されるアンド
ゲート１２０−１〜１２０−５を介して夫々１＋１ぁ１
＋２Ｊ．．ｒ＋４．ｊ．１＋８ョ、１＋３２ョの加算値
指令信号をオアゲート１２０−６〜１２０−１０を介し
て出力する。Ｄａスイツ．チは５接点の選択スイッチで
あり、各接点出力はデイケイ状態検出信号が印加される
アンドゲート１２０−１１〜１２０−１５、オアゲート
１２０−６〜１２０−１０を介して夫々１＋１、１＋２
Ｊ．，ｒ＋４．Ｊ．ｒ＋８ぁ１＋３２ョ加算指令信号と
し−て出力する。また、リリース状態検出信号の発生時
にはオアゲート１２０−１６を介して１＋１Ｊ加算指令
信号を、スローリリー又状態検出信号の発生時にはオア
ゲート１２０−１７を介して１＋Ｌ加算値指令信号を、
ハイリリース状態検出信号の発生時にはオアゲート１２
０−１８を介して１＋８．Ｊ加算値指令信号を得ること
になり、この加算値が第７図Ｃのアダー５５にアンドゲ
ート６７−１〜６７−５を介して供給される。結局、ア
ンドゲート１１５−１０、１１５−１２、１１５−１４
、１１５−１６、１１５−１７から出力される第１計数
部、第２計数部に於ける夫々異なるタイムクロック信号
はビブラートクロｌツク選択回路１１６及びエンベクロ
ツクセレクト回路１１９により夫々の指示に応じて第３
０図の゜゜０゛印で示した個所が選択され、更に、その
選択されたタイムクロック信号に同期してエンベロープ
用のアダー５５に対する加算値がセレクト出来るのであ
る。

第３２図、第３３図及び第３４図は、夫々アタック、デ
イケイ、リリース状態でのエンベロープ係数値の経時変
化についての例を示したものである。

次に、前述したキー操作タイミング検出回路１１４から
出力される操作された演奏キーに対応するタイミング信
号（８φｏのタイム幅）はキー入力同期Ｆ／ＦｌＯ７−
１に入力され、その出力はアンドゲート１０７−３に印
加される。

このアンドゲート１０７−３はチヤタリング防止用のフ
リップフロップ１１５−２１のセット出力に同期して出
力され、インヒビツトゲート１０７−４に供給されるこ
とによりキーオン信号を発生する。即ち、インヒビツト
ゲート１０７−４は後述群述されるが演奏キーの数（こ
の場合４８個）に対応した４８ビットのシフトレジスタ
１０７−５の出力が６′０″の時の最初でワンショット
の新キー操作によるキーオン信号を得てアンドゲート１
０７−６に供給する。このアンドゲート１０７−６は第
７図Ａに示したインヒビツトゲート６８から出力される
リセット信号（エンベロープレジスタ５４の中のクリア
されている空ラインメモリを示す）に応答して空ライン
メモリに新キーの音高入力データ及びエンベロープのア
タック状態のセットを行う前述した入力指示信号を発生
する。しかも、重奏指示状態に応じて複数のラインメモ
リを指定する入力指示信号となる。即ち、第７図Ａのイ
ンヒビツトゲート６８から出力されるリセット信号は入
力制御回路１０７のアンドゲート１０７−７、インヒビ
ツトゲート１０７−８に供給される。アンドゲート１０
７−７の出力はオアゲート１０７一９、インヒビツトゲ
ート１０７−１０を介して保持されると共に前記インヒ
ビツトゲート１０７一８によつて出力禁止とされるイン
ヒビツトゲート１０７−１１に入力結合される。又アン
ドゲート１０７−７、インヒビツトゲート１０７−８に
は制御タイミング回路１０２からの出力Ｃ１即ち２重奏
指定、４重奏指定の第２８図Ａ（７）Ｃ，．ｄに示した
信号及び重奏指示の無い指定の常時ＲｌＪ，信号、８重
奏指定の第２８図Ａ（７）ｂに示した信号がゲート信号
として印加されている。更に第２８図ＡＯ）ｂに示した
信号は出力ａよりインヒビツトゲート１０７−１２を介
してインヒビツトゲート１０７−１０の出力を禁止し保
持を解除する。従つて、前記インヒビツトゲート１０７
−１１からは各重奏指示に応じた出力ｃの信号に同期し
た信号を発生し、アンドゲート１０７−６からキーオン
信号の発生時に出力されるようになる。而して、アンド
ゲート１０７−６の出力信号はインヒビツトゲート１０
７−１３及びアンドゲート１０７−１４に供給される。
アンドゲート１０７−１４は制御タイミング発生回路１
０２の出力ｂの信号に同期して出力され、オアゲート１
０７−１５を介して１ビット遅延（１φｏの遅延時間）
を行うフリップフロップ１０７−１６に入力され、その
出力はインヒビツトゲート１０７−１７を介して再びケ
アゲート１０７−１５に供給され循環可能となつている
。即ち、インヒビツトゲート１０７−１７が制御タイミ
ング発生回路１０２の出力ａからの出力信号（第２８図
Ａ（７）ｂ参照）でゲート出力が禁止される迄保持され
る。従つて、インヒビツトゲート１０７−１３からの出
力信号はアンドゲート１０７−６の出力発生時からイン
ヒビツトゲート１０７−１７の出力によつてゲート禁止
される迄の間発生されることになる。依つて、インヒビ
ツトゲート１０７−１３からはキーオン信号の８φｏタ
イム幅の間に重奏指示に応じて、１φｏタイム幅（重奏
指示無しの場合）、２φ０タイム幅（２重奏指示の場合
）、４φｏタイム幅（４重奏指示の場合）、８φｏタイ
ム幅（８重奏指示の場合）の入力指示信号を発生するこ
とになる。この場合、２重奏指示ではラインメモリＬ。
とＬ１・Ｌ２とＬ３・Ｌ４とＬ５、Ｌ６とＬ７の４つの
組み合せ、４重奏指示ではし〜Ｌ３、Ｌ４〜レの２つの
組み合わせ、８重奏指示では舅〜Ｌ７の１つの組み合わ
せとなり、第７図Ａの音階コードレジスタ２０、オクタ
ーブコードレジスタ２１の複数のラインメモリに同じ音
高入力コードが入力されると共に第７図Ｄのエンベロー
プレジスタ５４も複数のラインメモリがアタック状態に
おかれ、各レジスタは複数のラインメモリが作動可能と
されるのである。而して、アンドゲート１０７−６の出
力は、前記１ビット遅延のフリップフロップ１０７一１
６の出力と共にオアゲート１０７−１８を介して、更に
シフトレジスタ１０７−５の出力信号が入力されるオア
ゲート１０７−１９を介してアンドゲート１０７−２０
に印加される。オアゲート１０７−１８は入力指示信号
に同期して取り出されるもので、その出力信号は、アン
ドゲート１０７−２０より、オアゲート１０７−２１か
ら出力される押されたキーに対応したタイミング信号で
シフトレジスタ１０７−５に書き込み信号として供給さ
れる。シフトレジスタ１０７−５はＲｌＪ信号が書き込
まれると制御タイミング発生回路１０２の出力ａからの
タイミング信号（第２８図Ａ（１）ｂ参照）に同期して
順次シフトされ、演奏キーを押している間は循環保持さ
れるが演奏キーを離すと解除される。アンドゲート１０
７−２０の出力はインヒビツトゲート１０７−２２にゲ
ート禁止信号として供給される。一方、演奏キーが押さ
れることによりインヒビツトゲート１０７−４から出力
されるキーオン信ノ号はオアゲート１０７−２３を介し
てフリップフロップ１０７−２４をセットし、そのセッ
ト出力はインヒビツトゲート１０７−２５を介して循環
保持される。

そして、この循環保持は前記同期信号発生回路１０９の
出力ｅのタイミング（第２９７図ｆ参照）とキャリ用フ
リップフロップ（Ｆ／Ｆ）１０７−２の出力との論理積
を取るアンドゲート１０７−２６の出力の発生に同期し
て解除される。即ち、フリップフロップ１０７−２４の
セット出力は各種クロック時間発生回路１１５の中のイ
ンヒビツトゲート１１５−ー２２に印加されシフトレジ
スタ１１５−１の第３計数部を計数動作開始させること
になり、従つてこの３計数部により保持時間を求めるこ
とが出来るもので本システムでは演奏キーを押してから
約４５ｍｓとなるように設定されている。而して、フリ
ップフロップ１０７−２４のセット出力信号は前記オル
ガン音的音量指定を行うスイッチ０Ａの共にオアゲート
１０７−２７を介して前記インヒビツトゲート１０７−
２２に印加され、その出力はアンドゲート１０７−２８
に供給される。アンドゲート１０７一２８には更に一致
回路１２１の一致検出信号が印加されており、アンドゲ
ート１０７−２８の出力からはハイリリースセット（６
セット）信号を取出すようになり第７図Ｄに於けるオア
ゲート９２を介してハイリリース同期セットレジスタ９
１にセットされるのである。一致回路１２１はカウンタ
１０８、１１１の０１、０２、Ｓ１、Ｓ２、Ｓ４、Ｓ８
の各段から出力される音高入力コードと第７図Ａの音階
コードレジスタ２０及びオクターブコードレジスタ２１
から出力される音高出力コードとの一致をみるのである
。即ち、スイッチ０Ａがオフ指定の場合には、フリップ
フロップ１０７−２４の保持時間（約４５Ｔ１．Ｓ）の
間に、既に音階コードレジスタ２０及びオクターブコー
ドレジスタ２１のラインメモリに音高コードが入力され
ていて且つ演奏キーが離されているものはアンドゲート
１０７−２８からハイリリースセット信号が出力されハ
イリリース状態におかれる。前述した如く、ハイリリー
ス状態は演奏キーが離された時に急速に音が消滅する状
態をいうのである。又、スイッチ０Ａがオン指定の場合
には、演奏キーが離された場合（アンドゲート１０７−
２０の出力が無し）に、離された演奏キーと同じ音高出
力コードのラインメモリをハイリリース状態にセットす
るのである。それによつて、クリック音をなくみた演奏
キーのオフ状態を実現出来るのである。このように、本
発明による音階周期制御装置によれは、音階に対応して
計数手段の周期を設定する周期設定手段の周期設定制御
値を複数ラインメモリ（この場合８本）のダイナミック
なシフト１循を考慮しつつ、粗数と微数に分けてディジ
タル的に音階に応じて計数の進み（＋）制御をすること
ができ、しかもマトリックス回路によりその制御値を記
憶してある為非常にシンプルな回路で？Ｉ化の好適な音
階制御装置となるのである。尚、前記実施例では進み制
御としてあるが、これは戻論所定クロック周波数で計数
される計数手段のそのクロックを音階に応じて抜くよう
にし遅れ（一）制御するようにしてもよいのである。ま
た、前記した第７図Ａのブロック毎の波形プログラム指
定部３５は第１６図に示した如くスイッチ指定としたが
、あらかじめ必要な指示状態を決めておくことにより例
えばＲＯＭ（リードオンリーメモリ）等の固定記憶装置
に記憶させておくようにしてもよい。また、楽音波形の
１周期のブロック数も１６に限られるものではないし、
ブロック毎の微分係数値もｒ１ぁＲ２．Ｊ．．ｒ４ョの
みとは”限らないもので任意に設計変更可能である。更
に、Ｄ／Ａ変換回路の後段にフィルタ回路を設けること
も出来、その場合にフィルタを複数種用意しスイッチで
任意に選択するようにしてもよく、これによつて、例え
ば管楽器やアコステツクを持つた楽器の共鳴特性及び残
響特性あるいは管楽器の伝送特性等の異なる効果音を得
ることが可能である。また、音階コードレジスタ２０、
オクターブコードレジスタ２１、周期計数レジスタ３４
、エンベロープレジスタ５４はＲＡＭ（ランダムアクセ
スメモリ）にて構成してもよい。その他本発明の要旨を
逸脱しない範囲で種々の回路構成をとれることは言うま
でもない。以上詳述した如く、本発明によれば、発生す
べき楽音の音階を指定する指定手段と、この指定手段に
て指定される音階に応じた周期でアドレス信号を発生す
るアドレス信号発生手段と、このアドレス信号発生手段
から出力される前記アドレス信号に従つて楽音波形を発
生する楽音波形発生手段とを備えた電子楽器において、
前記指定手段にて指定される楽音の音階に応じて前記楽
音波形の周期を制御するための第１の制御値を発生する
第１の手段と、前記アドレス信号発生手段から発生され
る前記アドレス信号に従つて各アドレス毎の時間幅の調
整を行うための第２の制御値を発生する第２の手段と、
前記アドレス信号発生手段に対し、前記第１の手段が発
生する前記第１の制御値を供給するとともに、前記第２
の手段が発生する前記第２の制御値を供給し、この第１
の制御値と第２の制御値との双方の制御値基づき前記ア
ドレス信号の歩進速度を制御する制御手段とを有してい
るものであるから、各アドレスの時間幅が、音階によつ
て定まるとともに、アドレス自体によつても調整されて
決定されるため、高い周波数のマスタークロックを用い
る必要もなく、しかも簡単な構成で、楽音の周期が精度
よく定まり、音楽的に良好な演奏をもたらすことが可能
となるという利点がある。

【図面の簡単な説明】

第１図は本システムの基本慨念に基づく原理構成図、第
２図は第１図に用いられるエンベロープモードの図、第
３図は第１図に於ける音階周期制御装置の基本説明図、
第４図Ａ，Ｂ，Ｃ，はエンベロープ係数値に従う楽音波
形の相対的変化を示す図、第５図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，
Ｆは本実施例に用いられる論理記号を説明した図、第６
図は第７図Ａ，Ｂ，Ｃ，Ｄの図面接続状態を示す図、第
７図Ａ，Ｂ，Ｃ，Ｄは本システムの心臓部の具体的回路
構成図、第８図は第７図Ａ，Ｂに於けるブロックアドレ
ス状態に関連する音階に応じた選択出力状態を示すタイ
ムチャート、第９図は第７図Ａの同期レジスタに関連す
るオクターブ毎の加算タイミング出力を示すタイムチャ
ート、第１０図は第７図Ａ，Ｂに於ける音階ステップ数
を説明する図、第１１図Ａ，Ｂ，Ｃは本システムに於け
る音階毎の波形周期を説明するタイムチャート、第１２
図は第７図Ｃに於けるラインメモリの詳細図、第１３図
は本システムに用いられる音量曲線形式の種類を示した
図、第１４図は本システムに於けるα、β別音量曲線形
式の組み合わせを説明した図、第１５図は本システムに
於ける楽音波形のα、β別ブ七ツクアドレス指定に基づ
く説明図、第１６図は第７図Ａに於ける波形プログラム
指定部の詳細図、第１７図は第７図Ｃに於ける出力加算
値を説明する図、第１８図は第７図Ａに於けるサイクル
数カウンタのタイムチャート、第１９図は第７図Ｂの説
明に用いられるサイクル数とデューティとの基本関連説
明図、第２０図は本システムに於けるαβ別周期モード
指定の状態説明図、第２１図は本システムに於けるαβ
別周期モードに関連した詳解図、第２２図、第２３図及
び第２４図は本システムに用いられるトレモロ制御を説
明する波形図、第２５図Ａ，Ｂは本システムに用いられ
る撥弦音的トレモロ制御を説明する波形図、第２６図は
第２７図Ａ，Ｂの図面接続状態を説明する図、第２７図
Ａ，Ｂ，は第７図Ａ，Ｂ，Ｃ，Ｄをコントロールする制
御部の具体的回路図、第２８図Ａ，Ｂは第２７図Ａに於
ける重奏関係のタイムチャート、第２９図Ａ，Ｂは第２
７図Ｂに於けるキー入力タイミング及び同期信号に関連
するタイムチャート、第３０図は各種クロック時間発生
回路に基づくタイムクロックの選択状態を説明する図、
第３１図は本システムに於けるビブラート制御のタイム
チャート、第３２図はア”タンク時の経時変化に伴う各
種音量の立上り状態を説明する図、第３３図はデイケイ
時の経時変化に伴う各種音量変化状態を説明する図、及
び第３４図はリリース時の経時変化に伴う音量変化を説
明する図である。１・・・・・・音高入力コードレジスタ、２・・・・・
周期設定回路、３・・・・・・波形周期計数回路、５・
・・・・・ブロック毎の波形プログラム指定部、６・・
・・・乗算回路、７・・・・・音量曲線作成カウンタ、
８・・・・・・アダー、９・・・・累算器、１１・・・
・・スピーカ、３９・・・・・・音階ス）テツプマトリ
ツクス回路。

Claims

【特許請求の範囲】

１発生すべき楽音の音階を指定する指定手段と、この
指定手段にて指定される音階に応じた周期でアドレス信
号を発生するアドレス信号発生手段と、このアドレス信
号発生手段から出力される前記アドレス信号に従つて楽
音波形を発生する楽音波形発生手段とを備えた電子楽器
において、前記指定手段にて指定される楽音の音階に応
じて前記楽音波形の周期を制御するための第１の制御値
を発生する第１の手段と、前記アドレス信号発生手段か
ら発生される前記アドレス信号に従つて各アドレス毎の
時間幅の調整を行うための第２の制御値を発生する第２
の手段と、前記アドレス信号発生手段に対し、前記第１
の手段が発生する前記第１の制御値を供給するとともに
、前記第２の手段が発生する前記第２の制御値を供給し
、この第１の制御値と第２の制御値との双方の制御値に
基づき前記アドレス信号の歩進速度を制御する制御手段
とを有するようにしたことを特徴とする電子楽器に於け
る音階周期制御装置。