JPS6042383Y2 - 周波数カウンタ装置 - Google Patents

Description

【考案の詳細な説明】 本考案は周波数カウンタ装置、特に高周波数測定用の周
波数カウンタ装置に関する。

デジタル表示式周波数カウンタ装置で例えば１００ＭＨ
ｚの高周波数信号を測定する場合、一つの方法としてプ
リスケール技術が用いられる。

このプリスケール技術では、入力パルス信号は分周器に
より分周され、表示カウンタはこの分周されたパルス信
号を計数する。

分周器としては高速動作可能なエミッタ結合論理回路（
以下ＥＣＬという）カウンタが好適であり、ＥＣＬカウ
ンタの限界応答速度が速い程周波数カウンタの測定範囲
は広くなる。

この様にＥＣＬカウンタをプリスケール技術に応用する
と、非常に高い周波数を測定できるが、ＥＣＬカウンタ
は周知の様にＴＴＬカウンタ等の他のカウンタに比較し
て大幅に消費電力が大きく、周波数カウンタ装置の消費
電力が大きくなる。

第１図はプリスケール技術を用いた従来の周波数カウン
タ装置のブロック図である。

入力端子２に入力されが被測定高周波数信号は先ずシュ
ミット・トリガ回路の如き波形整形回路４に印加され、
入力信号はパルス信号に変換されるとともに不必要な雑
音及び歪が除去される。

図示しないが一般に入力信号は波形整形回路４の前段に
設けられた入力増幅器によって適当な大きさに増幅され
る。

整形されたパルス信号はＥＣＬカウンタの如き、入力信
号用分周器８に印加される。

分周器８はパルス信号の周波数を１／Ｎに分周する。

アンド回路１６、表示カウンタ１８及びデジタル表示器
２０から成る計数回路はＴＴＬレベルで動作する。

従って分周器８のＥＣＬレベル出力信号はレベル変換器
１０によりＴＴＬレベルに変換された後、アンド回路１
６の一方の入力端に加えられる。

基準時間信号発生器１２は好適には水晶発振器が用いら
れ、安定した基準時間信号を発生する。

アンド回路１６では基準信号が高レベルの時、アンド回
路１６は開状態となり、レベル変換器１０から供給され
るパルス信号は、アンド回路１６を通過し、表示カウン
タ１８は通過したパルス信号を計数する。

基準信号が低レベルになるとアンド回路１６は閉状態と
なり、デジタル表示器２０は表示カウンタ１８で計数し
たパルス数を分周器８及び基準時間信号に応じて換算し
た値を被測信号の周波数として表示する。

なお、電源２８は各構成要素に接続され（図示せず）適
当な電源電圧を供給する。

この従来の周波数カウンタ装置では分周器８はアンド回
路１６が閉状態にある時も動作して不必要な電力を消費
するという欠点がある。

特に、分周器としてＥＣＬカウンタを使用した場合、消
費電力が大きい。

従って本考案の目的は消費電力を節減した周波数カウン
タ装置を提供することである。

本考案の他の目的は不必要時に入力信号用分周器の電源
をオフにする周波数カウンタ装置を提供することである
。

以下、添付図を参照して本考案を詳細に説明する。

第２図は本考案の周波数カウンタ装置の構成を示すブロ
ック図であり、第１図に示した従来の装置と同様の構成
要素には第１図のそれと同様の参照番号が付されている
。

本考案の構成は第１図の構成要素に加えて、信号保持回
路２２、例えば単安定マルチバイブレータを含む制御論
理回路２４、電源制御回路即ち制御スイッチ２６を有す
る。

電源２８は各構成要素に接続されているが、本考案では
分局器８への電源電圧の供給が重要となるので、分周器
８への接続のみを図示する。

信号保持回路２２にはレベル変換器１０の出力信号が印
加され、所定時間経過後、信号保持回路２２は印加され
た信号と同一周波数の信号を発振し、印加信号がなくな
っても、一定時間発振信号を保持する。

制御論理回路２４には基準信号Ａが印加され、制御論理
回路２４は基準信号Ａをアンド回路１６の他方の入力端
に印加すると共に例えば単安定マルチバイブレータの働
きによって基準信号Ａに同期して高レベルになる信号Ｂ
を発生して信号Ｂを制御スイッチ２６及び信号保持回路
２２に供給する。

制御スイッチ２６は信号Ｂに応じて導通し、分周器８へ
の電力の供給及び非供給を制御する。

又、信号保持回路２２は信号Ｂによりその入力可能及び
不能状態が制御される。

第３図は第２図の■、■及び０に対応した出力信号Ａ、
Ｂ及びＣの波形図を示し、第２及び第３図を参照して本
考案の周波数カウンタ装置の動作を説明する。

入力端子２に測定信号が印加され、先ず制御論理回路２
４は基準時間信号Ａの立下りに同期して、信号Ｂを高レ
ベルにする。

この信号により制御スイッチ２６が導通し、分局器８に
電源電圧が供給され、分周器８の分周パルス信号はレベ
ル変換器１０を介して信号保持回路に印加される。

信号保持回路２２は第４図に示す如く位相比較器３２、
アクティブ・フィルタ３６及び電圧制御発振器（ＶＣＯ
） ５０等によつ、フェーズド・ロック・ループ（ＰＬ
Ｌ）を構成した回路であり、時刻Ｔ１より所定時間経過
後、信号保持回路２２は印加された分周信号と同一周波
数の信号を発振し、アンド回路１６の一方の入力端に加
える。

信号保持回路２２については詳細に後述する。

信号Ｂが高レベルの時、基準時間信号発生器１２の出力
信号Ａは低レベルであるからアンド回路１６は閉状態で
ある。

信号保持回路２２の入力及び出力信号の周波数が同一に
なると、制御論理回路２４は時刻Ｔ２に信号Ｂを低レベ
ルにして制御スイッチ２６を非導通にする。

ここで、分周器８は他の負荷回路と並列に又は別置に直
列安定化電源又はスイッチング・レギュレータに接続さ
れることに留意されたい。

制御論理回路２４が制御スイッチ２６に高レベル信号を
供給してから信号保持回路２２の入力及び出力信号周波
数が同一になるまでの時間は測定信号の周波数、測定信
号切換時の前測定信号との周波数差等の条件により異な
るので種々の条件下での最大所要時間ｔを制御論理回路
２４に予め設定しておく。

従って、制御論理回路２４は設定した所定時間Ｔ、〜Ｔ
２経過後、信号Ｂを低にレベルにする。

信号保持回路２２は分周器８が非動作状態になった後、
一定時間発振周波数を保持する機能を有する。

信号Ａは時刻Ｔ３で高レベルになるが、信号Ａの低レベ
ル期間は論理制御回路２４に設定した期間ｔよりも長い
。

時刻Ｔ３でアンド回路１６は開状態になり、表示カウン
タ１８は期間Ｔ３〜Ｔ４の間、信号保持回路２２の出力
パルス信号Ｃを計数する。

時刻Ｔ４て信号Ａが低レベルになると、アンド回路１６
は閉状態となる。

表示カウンタ１８の計数値はデジタル表示器２０に伝送
され、デジタル表示器２０は分周器８の分周比及び基準
信号Ａの高レベル期間に応じて測定周波数を表示し且つ
、時刻Ｔ、より次に信号Ａが立下がる時刻江、までの間
、その表示値を維持する。

更に時亥！ｒｒ４では論理制御回路２４は高レベル信号
を制御スイッチ２６に印加腰上述の動作が繰り返される
。

上述の説明より明らかなように信号Ａの周期Ｔの期間内
で、期間ｔに分周器８は電力を消費し、期間Ｔ−ｔは電
力を消費しない。

第４図は信号保持回路２２を構成を詳細に示す回路図で
ある。

第４図において入力端２８はアンド回路３０の一方の入
力端に接続され、レベル変換器１０からの出力信号は入
力端２８を介してアンド回路３０に印加される。

アンド回路３０の出力端は位相比較器３２の一方の入力
端に接続され、比較器３２の他方の入力端は電圧制御発
振器ＶＣ０５０の出力端に接続され、アンド回路３０が
開状態の時、位相比較器３２は分周器８及びｖｃｏ５０
の夫々出力信号の周波数差に応じた衝撃係数を有するパ
ルス信号を出力する。

位相比較器３２の出力端はアナログスイッチ３４、抵抗
器３８及び４０を介して、入力インピータンスが大であ
る演算増幅器４２の非反転入力端に接続される。

演算増幅器４２の非反転入力端及び接地電位間にはコン
デンサ４４が接続され、抵抗器３８．４０及びコンデン
サ４４はＣＲ積分回路を構成する。

演算増幅器４２の出力端は反転入力端に直接に接続され
て、出力は負帰還され、演算増幅器４２は利得１の緩衝
増幅器として働く。

更に演算増幅器４２の出力端はコンデンサ４６を介して
抵抗器３８及び４０の接続中点に接続され、コンデンサ
４６により入力電圧の変化に対しての積分機能が良好と
なる。

上述の様に抵抗器３８．４０、演算増幅器４２及びコン
デンサ４４．４６はアクティブ・フィルタ３６を形成す
る。

アクティブ・フィルタ３６の出力は保護角の抵抗器４８
を介してＶＣＯ５０に印加され、ＶＣ０５０はアクティ
ブ・フィルタ３６の出力電圧によって制御される周波数
のパルス信号を発振する。

このパルス信号はアンド回路１６の一方の入力端に印加
されると共に、前述した様に位相比較器３２の他方の入
力端に印加される。

信号保持回路２２は更に制御論理回路２４からの信号Ｂ
が印加される入力端５２を有し、入力端５２はオア回路
５４及びアンド回路５６の夫々一方の入力端に接続され
ると共に緩衝増幅器５８の入力端に接続される。

緩衝増幅器５８の出力端は直列に接続された抵抗器６０
及び６４を介してオア回路５４及びアンド回路５６の夫
々他方の入力端に接続される。

抵抗器６０及び６４の接続中点及び接地電位間には小容
量のコンデンサ６２が接続される。

オア出力５４の出力端はアンド回路３０の他方の入力端
に接続され１、アンド回路５６の出力端はアナログ・ス
イッチ３４を切換制御するためアナグロ・スイッチ３４
の制御入力端に接続される。

ここで使用する位相比較器３２、アナログ・スイッチ３
４、アクティブ・フィルタ３６、ＶＣＯ５０及び制御論
理回路２４はＣＭＯ３（Ｃｏｍｐｌｅ −ｍｅｎｔａｌ
ｙ Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔ
ｏｒ） ＩＣであり、消費電力は極めて少ない。

なお、この場合のＣＭＯ３ＩＣは、ＴＴＬレベル応答可
能のものである。

動作状態で例えば位相比較器３２及びＶＣＯ５０は計約
５ｍＷ、アクティブ・フィルタ３６は約１ｍＷ、制御論
理回路２４は約１５ｍＷである。

一方、ＥＣＬカウンタを分周器８に使用すると、約４Ｑ
ＱｍＷの電力を消費腰信号保持回路２２及び制御論理回
路２４の総消費電力に比較して大幅に大きい。

以下、第４図の回路の動作を簡単に説明する。

制御論理回路２４から入力端５２に供給される信号Ｂが
時宜Ｆ１に高レベルになると、信号Ｂにょリオア回路５
４の高レベル出力はアンド回路３゜を開状態にし分周器
８により分周されたパルス信号は位相比較器３２の一方
の入力端に印加される。

アンド回路５６の他方の入力端に印加される信号は抵抗
器６０及びコンデンサ６２の時定数で決まる時間だけ遅
延して高レベルになるので、アンド回路５６の出力も同
じ時間だけ遅延して高レベルになる。

これにより、位相比較器３２の出力パルス信号が安定し
た後に、アナログ・スイッチ３４はアンド回路５６の高
レベル出力により導通し、パルス信号はアクティブ・フ
ィルタ３６により積分される。

ＶＣ０５０はアクティブ・フィルタ３６の積分電圧で決
まる周波数でパルス信号を発振し、このパルス信号は位
相比較器３２て分周パルス信号と比較される。

位相比較器３２はこれら２つの信号の周波数の差に応じ
た衝撃係数を有するパルス信号を出力する。

この様なＰＬＬの作用により、ＶＣ０５０の出力信号は
分周パルス信号と同期し且つ同一周波数の信号を発生す
る様になる。

信号保持回路２２の入力及び出力信号の周波数が同一に
なった後、上述の動作説明の如く、信号Ｂが低レベルに
なる。

低レベルの信号Ｂによりアナログ・スイッチ３４が非導
通になると、アクティブ・フィルタ３６は積分電圧を維
持する。

抵抗器６０及びコンデンサ６２による置延回路により、
確実にアナログ・スイッチ３４が非導通になった後、ア
ンド回路３０が閉状態となるのでアンド回路３０の出力
の変化による位相比較器３２の出力電圧の変化はアクテ
ィブ・フィルタ３６の積分電圧に影響を与えない。

以上の説明の如く、本考案の周波数カウンタ装置では分
周器８の電力供給時間は、信号保持回路２２が分周器８
の出力信号と同一周波数の信号を発振するまでの期間に
限られるので消費電力の節減ができる。

特に消費電力が大きいＥＣＬカウンタの分周器に本考案
を応用すると大幅な消費電力節減となる。

又、電池を使用したノ＼ンデイ・タイプの計測器には好
適である。

【図面の簡単な説明】

第１図は従来の周波数カウンタ装置のブ陥ツク図、第２
図は本考案の周波数カウンタ装置のブロック図、第３図
は本考案の周波数カウンタ装置の動作説明のための波形
図、第４図は本考案に用いた信号保持回路の詳細な回路
図である。 図中において、４は波形整形回路、８は分周器、１０は
レベル変換器、１２は基準時間信号発生器、１６はアン
ド回路、１８は表示カウンタ、２０はデジタル表示器、
２２は信号保持回路、２４は論理制御回路、２６は電源
制御回路を示す。

Claims (1)

1. 【実用新案登録請求の範囲】 入力パルス信号を分周する分周器と、該分周器への電源
   電圧の供給を制御する電源制御回路と、上記分局器の出
   力信号と同一周波数の信号を発振し該発振を保持する信
   号保持回路と、該信号保持回路の発振信号を計数する計
   数回路と、上記電源制御回路による上記電源電圧の供給
   期間及び上記計数回路の計数期間を制御する制御論理回
   路とを具え、 上記計数回路は上記分周器への上記電源電圧の非供給期
   間に上記発振信号を計数することを特徴とする周波数カ
   ウンタ装置。