JPH06307949A - 静電容量検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 非常に簡単かつ安価な構成で正確な静電容量
を検出でき、温度補償を必要とせずしかも検出部の周囲
の環境により誘電率が変化した場合にも、誤差の少ない
検出を行い得る優れた静電容量検出回路を提供する。 【構成】 外部からの所定の作用に応じて静電容量が変
化する検出部１と、所定の作用によっては静電容量が変
化しない基準部２と、検出部の静電容量に応じて検出周
波数信号を生成する第１の発振回路３１，３２と、基準
部の静電容量に応じて基準周波数信号を生成する第２の
発振回路３３と、基準周波数信号の所定の周期内の検出
周波数信号の周期の数を測定して測定信号を生成する測
定部３４，３５，３６，３７と、を備えた構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部からの所定の作用
に応じて静電容量が変化することを利用して、その所定
の作用の大きさを検出する静電容量検出回路に関する。

【０００２】

【従来の技術】従来の静電容量検出回路においては、外
部から受ける圧力、加速度、変位等の所定の作用に応じ
て静電容量が変化する検出部を設け、アナログ値として
の静電容量の絶対値を測定することにより、その作用の
大きさを検出していた。特に近年は、検出した値を基に
システムの制御をする場合には、マイクロコンピュータ
を利用することが多い。また、単にその検出値を表示す
る場合でも、デジタル値として表示する場合がほとんど
である。

【０００３】従って、静電容量を測定して得られるアナ
ログ信号を増幅して、Ａ／Ｄコンバータでデジタル信号
に変換してマイクロコンピュータに供給し、システムの
制御やデジタル表示等を行っていた。

【０００４】

【発明が解決しようとする課題】しかしながら上記従来
の静電容量検出回路は、アナログ信号をデジタル信号に
変換するため、変換のビット誤差を生じることになる。
このビット誤差を小さくしようとするとビット数の多
い、すなわち高価なＡ／Ｄコンバータを必要とした。さ
らに、アナログ信号を増幅するための高精度の増幅器も
必要し、その温度補償等をもする必要があった。

【０００５】また、静電容量の絶対値を測定するため
に、検出部の周囲の環境により誘電率が変化した場合な
ど、外部の作用の大きさと静電容量との関係が一定でな
くなり測定誤差の要因となっていた。

【０００６】本発明の目的は、このような従来の諸問題
を解決するものであり、非常に簡単かつ安価な構成で正
確な静電容量を検出でき、温度補償を必要とせずしかも
検出部の周囲の環境により誘電率が変化した場合にも、
誤差の少ない検出を行い得る優れた静電容量検出回路を
提供することにある。

【０００７】

【課題を解決するための手段】本発明は上記目的を達成
するために、外部からの所定の作用に応じて静電容量が
変化する検出部と、前記所定の作用によっては静電容量
が変化しない基準部と、前記検出部の静電容量に応じて
検出周波数信号を生成する第１の発振回路と、前記基準
部の静電容量に応じて基準周波数信号を生成する第２の
発振回路と、前記基準周波数信号の所定の周期内の前記
検出周波数信号の周期の数を測定して測定信号を生成す
る測定部と、を備えた構成とする。

【０００８】

【作用】本発明は上記構成により、検出部から得られる
静電容量を直接デジタル信号に変換することにより、増
幅器やＡ／Ｄコンバータを使用する必要がないので、非
常に簡単かつ安価な構成で正確な静電容量を検出でき、
温度補償を必要とすることもない。

【０００９】また、検出部の静電容量と基準部の静電容
量との相対値を測定することにより、検出部の周囲の環
境により誘電率が変化した場合にも、誤差の少ない検出
を行うことができる。

【００１０】

【実施例】以下、本発明の実施例について図を参照して
説明する。

【００１１】図１は本発明による静電容量検出回路の第
１の実施例の構成を示すブロック図である。図１におい
て、１は検出部であり、この図には示してないが、２つ
の固定電極とこの２つの固定電極間に設けられた可動電
極で構成されている。この可動電極は、一方の固定電極
の一部に穴を設け、その穴に通されたプランジャーに直
結している。さらにこのプランジャーは、油圧、ガス圧
等の液体、気体の圧力や加速度等の外部からの作用に応
じて変位する受圧部に結合されている。あるいはこのプ
ランジャー自体が外部の物体の変位に応じて変位する構
成となっている。すなわちこの可動電極は、外部からの
作用に応じていずれか一方の固定電極側に偏倚し、外部
からの作用がない状態（以下「通常状態」という）で
は、２つの固定電極間を２分する丁度中間に位置してい
る。従って、通常状態においては、一方の固定電極と可
動電極とで形成されるコンデンサ１ａの静電容量Ｃ１
は、他方の固定電極と可動電極とで形成されるコンデン
サ１ｂの静電容量Ｃ２と等しい値となる。

【００１２】可動電極が外部からの作用に応じて偏倚し
た状態（以下「偏倚状態」という）においては、静電容
量Ｃ１及びＣ２は異なる値となる。本実施例の場合に
は、外部からの作用を受けたときは、静電容量Ｃ１が静
電容量Ｃ２よりも小さくなるような構成となっている。
従って、両者の静電容量の差を測定することにより、外
部からの作用の大きさを検出することができる。なお、
この可動電極はグランドに接続され、２つの固定電極は
後述する回路部に接続されている。

【００１３】２は検出部１に近接して、すなわち同一の
環境下に設けられた基準部（リファレンス部）であり、
２つの固定電極（図示せず）で構成されている。従っ
て、この２つの固定電極で形成されるコンデンサ２ａの
静電容量Ｃｒの値は外部からの作用によっては変化しな
い。なお本実施例においては、この静電容量Ｃｒは、通
常状態における検出部１の静電容量Ｃ１及びＣ２と同じ
値となっている。また、この基準部２の固定電極の一方
はグランドに接続され、他方の固定電極は回路部に接続
されている。

【００１４】検出部１及び基準部２のコンデンサ１ａ、
１ｂ及び２ａは、周囲の環境によって誘電率が変化した
ときには、それぞれの静電容量Ｃ１、Ｃ２及びＣｒも変
化することになる。

【００１５】３はゲートアレイで構成される回路部であ
り、その内部構成は以下のようになっている。３１は検
出部１のコンデンサ１ａに接続されたＣＲ発振回路であ
り、静電容量Ｃ１と抵抗（図示せず）によって定まる周
波数のパルス信号のクロック信号ＣＫ１を送出する。３
２は検出部１のコンデンサ１ｂに接続されたＣＲ発振回
路であり、静電容量Ｃ２とＣＲ発振回路３１の抵抗と同
じ抵抗値の抵抗（図示せず）によって定まる周波数の方
形波のクロック信号ＣＫ２を送出する。３３は基準部２
のコンデンサ２ａに接続されたＣＲ発振回路であり、静
電容量Ｃｒと抵抗（図示せず）によって定まる周波数の
方形波のクロック信号ＣＫ３を送出する。

【００１６】３４はＣＲ発振回路３３から送出されるク
ロック信号ＣＫ３を分周して異なる分周比の複数の分周
信号を生成する分周回路である。３５はこの複数の分周
信号の供給により複数のタイミング信号を生成するタイ
ミングジェネレータである。このタイミング信号として
は、ＣＲ発振回路３１及び３２の発振を制御するイネー
ブル信号ＣＫ１ＥＮ及びＣＫ２ＥＮ、セレクト信号Ｓ１
及びＳ２、並びにアップダウン信号ＵＤその他がある。

【００１７】３６はセレクト信号Ｓ１及びＳ２に応じ
て、各ＣＲ発振回路３１、３２又は３３からのクロック
信号ＣＫ１、ＣＫ２又はＣＫ３のうち１つの発振信号を
選択して出力するセレクタ回路である。例えば、セレク
ト信号Ｓ１，Ｓ２が“０，１”のときはクロック信号Ｃ
Ｋ１を選択し、“１，０”のときはクロック信号ＣＫ２
を選択し、“１，１”のときはクロック信号ＣＫ３を選
択し、“０，０”のときはいずれの発振信号も選択せず
その出力はプルダウン抵抗等によりグランドに接続され
てローレベルとなっている。

【００１８】３７は、アップダウン信号ＵＤに応じて、
このセレクタ回路３６から得られるパルス信号（以下
「クロック信号ＣＫＩＮ」という）をカウントするアッ
プダウンカウンタである。このアップダウンカウンタ３
７は、アップダウン信号ＵＤがローレベルのときはクロ
ック信号ＣＫＩＮをアップカウントし、アップダウン信
号ＵＤがハイレベルのときはクロック信号ＣＫＩＮをダ
ウンカウントする。また、ダウンカウントしてカウント
値が“０”になると、ローレベルのボロー信号ＢＯを出
力して、タイミングジェネレータ３５に供給するととも
に、このボロー信号ＢＯをラッチした信号（以下、説明
を簡便にするためこの信号も「ボロー信号ＢＯ」とす
る）を、発振を制御するイネーブル信号ＣＫ３ＥＮとし
てＣＲ発振回路３３に供給する。

【００１９】３８はゲート回路であり、アップダウンカ
ウンタ３７に入力されるクロック信号ＣＫＩＮを、タイ
ミングジェネレータ３５からのイネーブル信号ＯＥＮが
アクティブとなるとき出力する。３９は出力端子であ
り、ゲート回路３８から得られるクロック信号ＣＫＩＮ
を出力パルス信号Ｐout として次段の回路（図示せず）
に供給する。

【００２０】なお、分周回路３４及びアップダウンカウ
ンタ３７を構成するフリップフロップ等（図示せず）
は、後述するパワーオンリセット信号ＸＲＳＴによって
初期状態となる。従ってこの初期状態では、アップダウ
ンカウンタ３７のカウント値は“０”になっていること
はもちろんである。

【００２１】次に、図１の構成の動作の概略について図
２を参照して説明する。図２（ａ）は回路部３に供給さ
れる電源ＶDDが供給されたときのタイミングチャート、
図２（ｂ）はアップダウンカウンタ３７のカウント動作
を示すタイミングチャートである。なおこの場合、外部
からの作用を油圧とする。

【００２２】いま、検出部１が偏倚状態になったとき
は、上記したように静電容量Ｃ１は静電容量Ｃ２よりも
小さくなるので、ＣＲ発振回路３１からのクロック信号
ＣＫ１の周波数は、ＣＲ発振回路３２からのクロック信
号ＣＫ２の周波数よりも高い周波数となる。従って、図
２（ａ）に示すように、クロック信号ＣＫ１のパルス信
号を一定時間（これについては後述する）にアップカウ
ントしたカウント値Ｎ１は、同じ一定時間だけクロック
信号ＣＫ２のパルス信号をダウンカウントしたカウント
値Ｎ２よりも大となる。すなわち、ダウンカウントした
後のアップダウンカウンタ３７の残りの値Ｎｄは、Ｎｄ
＝Ｎ１−Ｎ２となり、これをクロック信号ＣＫ３のパル
ス信号をボロー信号ＢＯがローレベルとなるまでダウン
カウントすることにより、出力端子からＮｄ個の出力パ
ルス信号を、油圧の大きさとして送出することができ
る。

【００２３】なお、図２（ａ）に示すように、カウント
動作を行っている期間はいずれかのＣＲ発振回路が発振
している発振モードであり、カウント動作を行わない期
間は発振停止モード（以下「スリープモード」という）
である。さらに、発振モードであってもＣＲ発振回路３
３以外のＣＲ発振回路のうちカウント動作に寄与しない
ものは発振停止状態となって、消費電力の節減を行って
いる。

【００２４】すなわち、ＣＲ発振回路３１及びＣＲ発振
回路３２は、検出部１の静電容量に応じて検出周波数信
号（クロック信号ＣＫ１，ＣＫ２）を生成する第１の発
振回路としての手段を構成し、ＣＲ発振回路３３は基準
部２の静電容量に応じて基準周波数信号（クロック信号
ＣＫ３）を生成する第２の発振回路を構成する。さら
に、分周回路３４、タイミングジェネレータ３５、セレ
クタ回路３６及びアップダウンカウンタ３７により、基
準周波数信号の所定の周期内の検出周波数信号の周期の
数を測定して測定信号を生成する測定部を構成する。

【００２５】次に、図３を参照して図１の構成の詳細な
動作について説明する。図３は回路部３の内部の信号波
形のタイミングチャートを示す図であり、それぞれの信
号波形を回路３における信号の符号と同一の符号で表し
ている。

【００２６】図３において、パワーオンリセット信号Ｘ
ＲＳＴ（図３（ａ））がハイレベルになると、ボロー信
号ＢＯがハイレベルとなるので、ＣＲ発振回路３３が発
振を開始し、クロック信号ＣＫ３が分周回路３４に供給
される。この分周回路３４で生成された分周信号によ
り、図３（ｂ）に示すクロック信号ＣＫ３の２個目のパ
ルス信号の立ち下がりでハイレベルとなったイネーブル
信号ＣＫ１ＥＮが、タイミングジェネレータ３５からＣ
Ｒ発振回路３１に供給される。同時に、アップダウン信
号ＵＤがローレベルとなり、アップダウンカウンタ３７
がアップカウントが可能な状態となる。

【００２７】そしてクロック信号ＣＫ３の４個目のパル
ス信号の立ち下がりで、セレクト回路３６に供給される
セレクト信号Ｓ１，Ｓ２が“０，１”となり、クロック
信号ＣＫ１がクロック信号ＣＫＩＮとしてアップダウン
カウンタ３７に供給されて、アップカウントが開始され
る。その後、クロック信号ＣＫ３の５１１個目のパルス
信号の立ち下がりで、イネーブル信号ＣＫ１ＥＮがロー
レベルとなりＣＲ発振回路３１の発振が停止する。すな
わち、クロック信号ＣＫ３のパルスが５０８個入力され
る期間、クロック信号ＣＫ１をアップカウントすること
になる。この場合、アップカウントが終了したときのア
ップダウンカウンタ３７のカウント値はＮ１である。さ
らに、この発振停止と同時にアップダウン信号ＵＤがハ
イレベルとなり、アップダウンカウンタ３７がダウンカ
ウント可能状態となる。

【００２８】その後、クロック信号ＣＫ３の５１３個目
のパルス信号の立ち下がりでハイレベルとなったイネー
ブル信号ＣＫ２ＥＮが、タイミングジェネレータ３５か
らＣＲ発振回路３２に供給される。そしてクロック信号
ＣＫ３の５１５個目のパルス信号の立ち下がりで、セレ
クト回路３６に供給されるセレクト信号Ｓ１，Ｓ２が
“１，０”となり、クロック信号ＣＫ２がクロック信号
ＣＫＩＮとしてアップダウンカウンタ３７に供給され
て、ダウンカウントが開始される。その後、クロック信
号ＣＫ３の１０２２個目のパルス信号の立ち下がりで、
イネーブル信号ＣＫ２ＥＮがローレベルとなりＣＲ発振
回路３２の発振が停止する。従って、クロック信号ＣＫ
３のパルスが、アップカウントの場合と同様に５０８個
入力される期間、クロック信号ＣＫ２をダウンカウント
することになる。すなわち、アップダウンカウンタ３７
のカウント値Ｎ１をダウンカウントごとに減算すること
になる。この場合、ダウンカウントが終了したときのダ
ウンカウントした総数はＮ２である。従って、アップダ
ウンカウンタ３７に残っているカウント値Ｎｄは、Ｎｄ
＝Ｎ１−Ｎ２となる。

【００２９】その後、クロック信号ＣＫ３の１０２４個
目のパルス信号の立ち下がりで、セレクト回路３６に供
給されるセレクト信号Ｓ１，Ｓ２が“１，１”となり、
クロック信号ＣＫ３がクロック信号ＣＫＩＮとしてアッ
プダウンカウンタ３７に供給されて、ダウンカウントが
開始される。またセレクト信号Ｓ１，Ｓ２が“１，１”
となると同時に、タイミングジェネレータ３５からゲー
ト回路３８に供給されるイネーブル信号ＯＥＮがアクテ
ィブとなり、クロック信号ＣＫ３が出力パルス信号Ｐou
t として出力端子３９から送出される。

【００３０】クロック信号ＣＫ３のダウンカウントは、
アップダウンカウンタ３７に残っているカウント値Ｎｄ
が“０”になるまで行われる。これは、アップダウンカ
ウンタ３７のカウント値が“０”になると、ボロー信号
ＢＯがローレベルとなるので、ＣＲ発振回路３３の発振
が停止するからである。

【００３１】従って、カウント値Ｎｄは検出部１の静電
容量Ｃ１及びＣ２の差、すなわち油圧の大きさにより発
生するので、Ｎｄ個の出力パルス信号を図示せぬマイク
ロコンピュータ等に供給することにより、油圧の大きさ
を検出することができるのである。

【００３２】本実施例においては、検出部１と基準部２
とを同一の環境下に設けたので、この環境の変化、この
場合には例えば検出する油圧の油の化学成分の変化によ
り、検出部１のコンデンサ１ａ及び１ｂの誘電率が変化
した場合等でも、検出誤差を極力小さくすることが可能
である。

【００３３】いま、誘電率の変化に伴い検出部１のコン
デンサ１ａ及び１ｂの静電容量Ｃ１及びＣ２が３０％増
加したとする。この場合には、クロック信号ＣＫ１及び
ＣＫ２のパルス信号の周波数が低下するので、アップダ
ウンカウンタ３７が一定時間内にカウントするパルスの
個数が３０％減少することになる。しかしこの場合に
は、基準部２のコンデンサ２ａの静電容量Ｃｒも同じく
３０％増加することになり、クロック信号ＣＫ３のパル
ス信号の周波数が低下するので、クロック信号ＣＫ３の
パルス信号を５０８個入力される期間も３０％長くな
り、誘電率の変化に伴う検出誤差をキャンセルすること
ができる。

【００３４】また、静電容量の変化をアナログ信号に変
換せずに、直接パルス信号（デジタル信号）に変換する
ので、アナログ信号を増幅する増幅器、およびアナログ
信号をデジタル信号に変換するＡ／Ｄコンバータを使用
する必要がない。従って回路構成が簡単になりローコス
トで実現することができる。その上、温度ドリフト、湿
度ドリフト及び電源電圧の変動等の影響で検出誤差が生
じるのを回避することができる。

【００３５】さらに、回路部３をゲートアレイのＩＣで
構成することにより、ＩＣの素材であるシリコンの微少
なエリアで回路部３を実現することができるので、各Ｃ
Ｒ発振回路３１、３２及び３３の発振回路を形成するゲ
ートのスレッショルドレベルを均一にすることが可能と
なり、発振周波数等の発振条件を同一にすることができ
る。

【００３６】また、発振周波数を調整する手段を設ける
ことにより、検出精度を極めて高くすることができる。
図４に発振周波数を調整する手段を設けた回路構成を示
す。図４において、抵抗Ｒ１及びＲ４、抵抗Ｒ２、Ｒ５
及び半固定可変抵抗（以下「トリマ」という）ＴＭ１並
びに抵抗Ｒ３、Ｒ６及びトリマＴＭ１は、それぞれ検出
部１のコンデンサ１ａ及び１ｂ並びに基準部２のコンデ
ンサ２ａと協働して発振周波数を決定する定数である。
ゲートアレイ３をテストモードにすると、例えばパワー
オンリセット端子４０にリセット信号を与えることによ
り、出力端子３９からクロック信号ＣＫ１、ＣＫ２及び
ＣＫ３が単独に、あるいは一定時間ごとに切り替わって
送出される。従って、出力されるクロック信号ＣＫ２及
びＣＫ３の周波数が、クロック信号ＣＫ１の周波数と同
一となるようにトリマＴＭ１及びＴＭ２を手動で、ある
いは調整手段により自動的に調整することができる。

【００３７】図５は図１におけるＣＲ発振回路３１、３
２及び３３、並びに検出部１及びリファレンス部２の具
体的な回路であって、ＣＭＯＳゲートアレイ化した静電
容量検出回路に適用したものである。

【００３８】図５において、まず、ゲートアレイに外付
けする構成要素について説明する。Ｃ１及びＣ２は可変
コンデンサ、Ｃｒは固定コンデンサであり、外部からの
圧力を検出する検出部を構成する。コンデンサＣ１及び
Ｃ２は、２つの固定電極とこの２つの固定電極間に設け
られた可動電極で構成されている。

【００３９】一方、コンデンサＣｒは基準部（リファレ
ンス部）であり、２つの固定電極で構成されている。従
って、この２つの固定電極で形成されるコンデンサＣｒ
の静電容量の値は外部からの作用によっては変化しな
い。なお、コンデンサＣ１、Ｃ２、Ｃｒは、周囲の環境
によって誘電率等が変化したときには、それぞれの静電
容量も変化することになる。

【００４０】Ｒ１、Ｒ２は及びＲ３は外付けの固定抵抗
であり、それぞれコンデンサＣ１、Ｃ２及びＣｒととも
に、発振周波数を決定する時定数を定める。なお、コン
デンサＣ１及びＣ２を構成する固定電極はリード線等で
ゲートアレイの端子に接続され、可動電極は抵抗Ｒ１及
びＲ２の一方の端とともに検出部のコモン側としてゲー
トアレイの端子に接続されている。また、基準部のコン
デンサＣｒの２つの固定電極はゲートアレイの端子にそ
れぞれ接続され、抵抗Ｒ３はその一方の端が単独でゲー
トアレイの端子に、他方がコンデンサＣｒの一方の固定
電極に接続されている。

【００４１】次に、ゲートアレイの内部回路について説
明する。図５において、４ａないし４ｄはインバータ回
路、６ａないし６ｈは２入力ＮＡＮＤ回路、７ａ及び７
ｂは２入力ＮＯＲ回路、８ａないし８ｇはクロックドゲ
ート回路である。なおこの場合、各ゲートのトランジス
タ容量及び構成を同一にすることが望ましい。

【００４２】図６はＣＭＯＳ半導体素子で構成されるク
ロックドゲート回路を示す図であり、図６（ａ）はその
内部回路を、図６（ｂ）はその等価回路を示す。図６
（ａ）において、クロック信号φがハイレベルの場合に
はインバータ動作となり、その出力信号Ｙは入力信号Ａ
の反転した信号となる。一方、クロック信号φがローレ
ベルの場合には出力はハイインピーダンスとなり、入力
と出力とは遮断状態となる。図６（ａ）において、クロ
ック信号φを反転するインバータ８１は２つのＣＭＯＳ
トランジスタで形成される。従って、クロックドゲート
回路は６個のＣＭＯＳトランジスタで形成することがで
き、非常に簡単な構成となるので、ゲートアレイ化が容
易で安価に実現することができる。また、製造上のばら
つきがアナログスイッチより少なく量産性が良い。さら
に、インバータ状態とハイインピーダンス状態との状態
反転が早く、高速のクロック信号φで駆動することがで
きる。

【００４３】ＮＡＮＤ回路６ａ及び６ｂ、クロックドゲ
ート回路８ａ及び８ｂ、インバータ回路４ａは第１発振
部を構成し、コンデンサＣ１及び抵抗Ｒ１で決定される
時定数に応じて周波数ｆ１の発振信号を発生する。同様
に、ＮＡＮＤ回路６ａ及び６ｃ、クロックドゲート回路
８ｃ及び８ｄ、インバータ回路４ｂは第２発振部を構成
し、コンデンサＣ２及び抵抗Ｒ２で決定される時定数に
応じて周波数ｆ２の発振信号を発生する。また、ＮＡＮ
Ｄ回路６ｄ及び６ｅ、クロックドゲート回路８ｅ、８ｇ
及び８ｆ、インバータ回路４ｃは第３発振部を構成し、
コンデンサＣｒ及び抵抗Ｒ３で決定される時定数に応じ
て固定の周波数ｆ３の基準発振信号を発生する。

【００４４】なお、第３発振部のクロックドゲート回路
６ｅ、６ｆ及び６ｇのクロック信号入力端子は電源にプ
ルアップされているので、常時インバータ回路を構成し
ている。にもかかわらずクロックドゲート回路を使用し
てるのは、ＮＡＮＤ回路６ｄの負荷容量を第１発振部及
び第２発振部におけるＮＡＮＤ回路６ａの負荷容量と等
しくして、各発振部の特性の同一化を図るためである。
また、第１及び第２発振部において、初段のＮＡＮＤ回
路６ａを共用しているのも同様の理由による。

【００４５】また、第１の発振部及び第２の発振部の初
段ＮＡＮＤゲートを共用とすることにより、各発振回路
の入力寄生容量を同一とすることが可能となり発振の誤
差を少なくする効果がある。

【００４６】一方、ＮＡＮＤ回路６ｆ、６ｇ及び６ｈ、
インバータ回路４ｄ並びにＮＯＲ回路７ａ及び７ｂのゲ
ート回路は、ゲートアレイ内のタイミングジェネレータ
（図示せず）からの制御信号であるパルス信号Ｅ０、Ｅ
１、Ｅ２及びＥ３をこの発振回路の制御端子に受けて、
第１、第２及び第３発振部の発振動作等の条件を定める
パルス信号Ｅ４ないしＥ８を生成する。なお、これらの
パルス信号の基準となる信号は、第３発振部から発生さ
れる周波数ｆ３の基準発振信号である。

【００４７】次に、図５の発振回路の動作について説明
する。図７はパルス信号Ｅ０〜Ｅ８のタイミングチャー
トである。また、表１はこの発振回路の制御端子に入力
されるパルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３に対する発
振状態を示すものである。

【００４８】

【表１】 パルス信号Ｅ０がＬ（ローレベル）の場合は、ＮＡＮＤ
回路６ａ及びＮＡＮＤ回路６ｄがノンアクティブとな
り、他のパルス信号の状態にかかわらず全ての発振が停
止する。（図７のＴ６の期間）

【００４９】パルス信号Ｅ０がＨ（ハイレベル）の場合
には、ＮＡＮＤ回路６ｄがアクティブとなるので第３発
振部は発振状態となり、周波数ｆ３の基準発振信号が発
生される。（図７のＴ１〜Ｔ５の期間）

【００５０】パルス信号Ｅ０がＨの場合で、かつ、パル
ス信号Ｅ１がＨ、Ｅ２がＬ、Ｅ３がＨの場合には、クロ
ックドゲート回路８ａ及び８ｂのクロック信号φである
パルス信号Ｅ５及びＥ７がともにＨとなる。すなわち図
７のＴ２の期間には、第１発振部が発振状態となる。こ
の期間において、クロックドゲート回路８ｃ及び８ｄは
クロック信号φであるパルス信号Ｅ６及びＥ８がともに
Ｌとなるので遮断状態となり、第２発振部は発振停止状
態となる。

【００５１】また、パルス信号Ｅ０がＨの場合で、か
つ、パルス信号Ｅ１がＨ、Ｅ２がＨ、Ｅ３がＬの場合に
は、クロックドゲート回路８ｃ及び８ｄのクロック信号
φであるパルス信号Ｅ６及びＥ８がともにＨとなる。す
なわち図７のＴ４の期間には、第２発振部が発振状態と
なる。この期間において、クロックドゲート回路８ａ及
び８ｂはクロック信号φであるパルス信号Ｅ５及びＥ７
がともにＬとなるので遮断状態となり、第１発振部は発
振停止状態となる。

【００５２】パルス信号Ｅ０がＨの場合で、かつ、パル
ス信号Ｅ１がＬの場合には、クロックドゲート回路８ａ
及び８ｃはクロック信号φであるＥ５及びＥ６がともに
Ｈとなるのでアクティブとなる。また、クロックドゲー
ト回路８ｂ及び８ｄはクロック信号φであるＥ７及びＥ
８がともにＬとなるので遮断状態となる。かかる条件の
場合、すなわち図７においてＴ１、Ｔ３及びＴ５の期間
には、コンデンサＣ１及びＣ２を接続している共通端子
は、クロックドゲート回路８ｂ及び８ｄが遮断状態であ
るため、開放状態となる。また、コンデンサＣ１及びＣ
２のもう片方のそれぞれの端子は同電位となる。従っ
て、一方の発振部から他方の発振部に発振状態を切り換
える際に、図７のＴ１、Ｔ３又はＴ５の期間を設けるこ
とによりコンデンサＣ１及びＣ２に残存する電荷量を均
一にすることにより、発振動作の開始時間のばらつきを
なくすことが可能となる。

【００５３】また、図７には示してないが、図５におい
て、パルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３がＨの場合、
パルス信号Ｅ４がＨになり、それにつながるＮＡＮＤ回
路６ａがアクティブであるにもかかわらず、クロックド
ゲート回路８ａ、８ｂ、８ｃ及び８ｄが遮断状態になり
前記ＮＡＮＤ回路６ａのもう片方の入力が開放状態にな
るため、この状態にならないように注意が必要である。

【００５４】図８は図５のＣＲ発振回路とは別の実施例
のＣＲ発振回路の回路図である。この図８の回路の特徴
は、図５に示す発振回路で第１発振部及び第２発振部
に、発振周波数を決定する外付けの抵抗Ｒ１及びＲ２が
それぞれ接続されていたのを、一つの抵抗を共用して使
用する点にある。かかる構成により、２つの抵抗のばら
つきによる第１発振部及び第２発振部の発振周波数の誤
差をさらに低減することができる。

【００５５】なお、他の構成並びに図７のタイミングチ
ャート及び表１については図５に示す発振回路の実施例
の構成と同一であるので、その説明は省略する。このよ
うに、クロック信号によってインバータ又はハイインピ
ーダンス出力状態となるクロックドゲート回路を含む２
つの発振部を備え、それぞれ静電容量及び抵抗値に応じ
て決定される周波数の発振信号を発生する場合に、各発
振部はそれぞれに与えられるクロック信号に応じて発振
動作を停止又は開始するので、高精度の電源を必要とせ
ず、外部環境の変化に対しても変動が少なく、かつ、安
価な発振回路を実現できる。

【００５６】また、それぞれ静電容量及び抵抗値に応じ
て決定される周波数の発振信号を発生する発振部と、ク
ロック信号に応じて静電容量に係るコンデンサの電荷量
を均一化する回路とを有することにより、発振動作を開
始する前にコンデンサに残存する電荷量を均一化するこ
とができるので、一方の発振部から他方の発振部に切り
換える際に、発振動作が迅速に安定するため、静電容量
の検出を高速に行うことが可能となる。

【００５７】なお、図５及び図８の発振回路において
は、静電容量検出回路に適用した２つの発振部（基準発
振部である第３発振部を除く）の場合について記述した
が、これに限ることなく、２以上のｎ個のポイントの圧
力等を検出する場合には、ｎ個の発振部を設け、各ポイ
ントの圧力等の検出を順次行うときは、当該検出に係る
発振部と基準発振部のみを高速で切り換えつつ発振させ
ることになる。従って、かかる静電容量検出回路に適用
するために、クロックドゲート回路を使用した本発明の
構成は、優れた効果を発揮することとなる。

【００５８】なお、発振回路を通常のＭＳＩで構成する
場合、あるいはゲートアレイの消費電流に余裕がある場
合には、クロックドゲート回路でなくとも同様な発振回
路を構成することができる。

【００５９】図９はクロックドゲート回路の代わりに、
Ｉ／Ｏセルであるトライステートバッファを使用したＣ
Ｒ発振回路の回路図である。かかる構成により、クロッ
クドゲート回路の場合よりも消費電流は増加するもの
の、容易にゲートアレイ化が可能となるので、安価な発
振回路を実現することができる。図９において１は従来
例と同様、検出部である。他の構成並びに図７のタイミ
ングチャート及び表１については図５に示す発振回路の
構成と同一であるので、その説明は省略する。

【００６０】図１０は本発明の第２の実施例の構成を示
すブロック図である。図１０において、図１に示す先の
実施例の構成と同じ構成は同一の符号で示しその説明は
省略する。この実施例の特徴は、回路部３のパルス出力
をパラレルにしたことにある。図５において、４１は出
力ラッチ回路であり、アップダウンカウンタ３７から順
次出力されるパルス信号のデータＱ１，Ｑ２，…，Ｑｎ
をラッチして、ｎビットのパラレルデータとして送出す
るラッチ回路である。４２はこのパラレルデータを図示
せぬ次段に供給する並列出力端子である。４３は計測終
了時にボロー信号を計測終了信号として送出する端子で
ある。

【００６１】この実施例によれば、計測した計測データ
を高速で伝送することができるとともに、マイコンの複
数ビット構成のデータバスに直接接続することが可能と
なる。

【００６２】図１１は本発明の第３の実施例の構成を示
すブロック図である。図１１において、図１に示す先の
実施例の構成と同じ構成は同一の符号で示しその説明は
省略する。この実施例の特徴は、検出部１１が単一のコ
ンデンサ１１ａで構成されている点である。すなわち、
図には示してないが、この検出部１１は１つの固定電極
及びプランジャーに直結した可動電極で形成され、油圧
に応じて可動電極が固定電極側に偏倚して静電容量Ｃ１
が変化（増加）する。

【００６３】従って、回路部１３の内部構成において
も、検出部１１に接続されるＣＲ発振回路は単一の発振
回路（ＣＲ発振回路３１）となり、セレクト回路１３６
も２つの入力を選択する回路となる。また、周波数を計
測する手段であるカウンタはダウンカウンタ１３７で構
成される。さらにこのダウンカウンタ１３７は、パワー
オンリセットで所定のプリセット値Ｎｐが設定される。
分周回路１３４及びタイミングジェネレータ１３５につ
いても図１の構成と若干異なるが、この点は下記の動作
説明において説明する。

【００６４】図１１の構成において、検出部１１に外部
からの作用として油圧がかかると、コンデンサ１１ａの
静電容量Ｃ１が増大する。この場合、クロック信号ＣＫ
３のパルス信号の所定数（この場合２５５個）の間に、
セレクト回路１３６からダウンカウンタ１３７に供給さ
れてダウンカウントされるクロック信号ＣＫ１のパルス
信号の数をＮ１とする。従って、ダウンカウントが完了
した後のダウンカウンタ１３７の残りのカウント値は、
Ｎｐ−Ｎ１となる。なお、ダウンカウントの完了ととも
に、イネーブル信号ＣＫ１ＥＮによりＣＲ発振回路３１
の発振が停止する。

【００６５】次に、クロック信号ＣＫ３がセレクト回路
１３６からダウンカウンタ１３７に供給されてダウンカ
ウントされ、ダウンカウンタ１３７のカウント値が
“０”になるとき、ボロー信号ＢＯがＣＲ発振回路３３
に供給されてその発振が停止する。また、クロック信号
ＣＫ３のダウンカウントの開始とともに、タイミングジ
ェネレータ１３５からのイネーブル信号ＯＥＮがアクテ
ィブとなり、ゲート回路３８からダウンカウントの総
数、すなわち（Ｎｐ−Ｎ１）個のパルス信号が出力端子
３９から図示せぬマイクロコンピュータ等の演算手段に
送出される。

【００６６】Ｎ１の値は油圧の大きさを表しているの
で、演算手段では（Ｎｐ−Ｎ１）の値を予め分かってい
るプリセット値Ｎｐから減算することにより、油圧の大
きさを検出することができる。従ってこの実施例におい
ては、ＣＲ発振回路３１は、検出部１の静電容量に応じ
て検出周波数信号（クロック信号ＣＫ１）を生成する第
１の発振回路としての手段を構成し、ＣＲ発振回路３３
は基準部２の静電容量に応じて基準周波数信号（クロッ
ク信号ＣＫ３）を生成する第２の発振回路を構成する。
さらに、分周回路１３４、タイミングジェネレータ１３
５、セレクタ回路１３６及びダウンカウンタ１３７によ
り、基準周波数信号の所定の周期内の検出周波数信号の
周期の数（実際には、所定値との差）を測定して測定信
号を生成する測定部を構成する。

【００６７】この実施例においても、先の実施例と同様
の効果を得ることができるが、検出部１１の構成及び回
路部１３の構成をさらに簡単にすることが可能となり、
より安価な検出回路を実現することができる。

【００６８】なお、上記３つの実施例において、検出部
のコンデンサの構造を油圧に応じて固定電極と可動電極
と間隔が変化するような構造としたが、油圧に応じて可
動電極が偏倚して、固定電極との間隔は変化せずに相対
抗する面積が変化するような構造としても良い。かかる
構造の場合には、受ける油圧の大きさと静電容量の変化
との関係が比例するようになる。

【００６９】また、上記２つの実施例では外部から受け
る作用を静電容量の変化として検出するようにしたが、
これに限ることなく、インダクタンスや光量の変化とし
て検出する構成とすることも可能である。すなわち、本
発明は外部から受ける作用のアナログ量を直接周波数の
変化に変換する回路に広く適用できることはもちろんで
ある。

【００７０】さらに上記３つの実施例では、回路部３を
検出周波数信号及び基準周波数信号を発生する発振回路
と、これらの信号の周波数（周期）を計測する計測部か
らなるゲートアレイで構成したが、第４の実施例として
回路部に演算手段としてのマイコンを内臓した、いわゆ
るワンチップマイコンにすることもできる。

【００７１】このようなワンチップマイコンの構成にお
いては、マイコン内のタイマにより各クロック信号の計
測を行う。その方法としては、基準部のコンデンサの静
電容量に応じて生成する基準周波数信号の周期を、タイ
マからの正確なクロックにより計測し、その計測結果に
応じて検出周波数信号を計測する時間を決定する。その
後は、上記の実施例と同様な方法で周波数計測を行うの
である。

【００７２】かかる構成によれば、より高精度の検出を
可能とするとともに、非常に簡単でかつ小型の計測シス
テムを安価に実現することができ、上記のように静電容
量の変化の検出にとどまらず、そのの他インダクタンス
や光量の変化をも検出する構成とすることにより、極め
て広範囲の計測システムとして優れた効果を得ることが
可能となる。

【００７３】

【発明の効果】本発明は、上記実施例から明らかなよう
に、外部からの所定の作用に応じて静電容量が変化する
検出部と、所定の作用によっては静電容量が変化しない
基準部と、検出部の静電容量に応じて検出周波数信号を
生成する第１の発振回路と、基準部の静電容量に応じて
基準周波数信号を生成する第２の発振回路と、この基準
周波数信号の所定の周期内の検出周波数信号の周期の数
を測定して測定信号を生成する測定部と、を備えた構成
とすることにより、以下の効果を得ることができる。

【００７４】検出部と基準部とを同一の環境下に設けた
ので、この環境の変化、この場合には例えば検出する油
圧の油の化学成分の変化により、検出部のコンデンサの
誘電率が変化した場合等でも、検出誤差を極力小さくす
ることが可能である。

【００７５】また、静電容量の変化をアナログ信号に変
換せずに、直接パルス信号（デジタル信号）に変換する
ので、アナログ信号を増幅する増幅器、およびアナログ
信号をデジタル信号に変換するＡ／Ｄコンバータを使用
する必要がない。従って回路構成が簡単になりローコス
トで実現することができる。その上、温度ドリフト、湿
度ドリフト及び電源電圧の変動等の影響で検出誤差が生
じるのを回避することができる。

【００７６】さらに、回路部をゲートアレイのＩＣで構
成することにより、ＩＣの素材であるシリコンの微少な
エリアで回路部を実現することができるので、各ＣＲ発
振回路の発振回路を形成するゲートのスレッショルドレ
ベルを均一にすることが可能となり、発振周波数等の発
振条件を同一にすることができる。さらに、発振周波数
を調整する手段を設けることにより、検出精度を極めて
高くすることができる。

【００７７】ゲートアレイで構成する発振回路におい
て、クロック信号によってインバータ又はハイインピー
ダンス出力状態となるクロックドゲート回路を含みそれ
ぞれ静電容量及び抵抗値に応じて決定される周波数の発
振信号を生成する複数系統の発振部と、制御信号に応じ
てクロック信号を生成するゲート回路とを備え、各発振
部はそれぞれに与えられるクロック信号に応じて発振動
作を停止又は開始することにより、高精度の電源を必要
とせず、外部環境の変化に対しても変動が少なく、か
つ、安価な静電容量検出回路を実現する効果がある。

【００７８】また、それぞれ静電容量及び抵抗値に応じ
て決定される周波数の発振信号を発生する発振部と、ク
ロック信号に応じて静電容量に係るコンデンサに残存す
る電荷量を均一にする回路とを有することにより、複数
の発振部の高速の切り換え動作が可能となるので、検出
速度を高速にできる効果が得られる。

【００７９】他の構成として、回路部に演算手段として
のマイコンを内臓したワンチップマイコンを使用するこ
とにより、より高精度の検出を可能とするとともに、非
常に簡単でかつ小型の計測システムを安価に実現するこ
とができ、静電容量の変化の検出にとどまらず、その他
インダクタンスや光量の変化をも検出する構成とするこ
とにより、極めて広範囲の計測システムとして優れた効
果が得られる。

【図面の簡単な説明】

【図１】本発明による静電容量検出回路の実施例の構成
を示すブロック図である。

【図２】（ａ）は回路部３に供給される電源ＶDDが供給
されたときのタイミングチャートである。（ｂ）はアッ
プダウンカウンタ３７のカウント動作を示すタイミング
チャートである。

【図３】図１における回路部３の内部の信号波形のタイ
ミングチャートを示す図である。

【図４】発振周波数を調整する手段を設けた回路構成を
示す図である。

【図５】図１におけるＣＲ発振回路の具体的な回路図で
ある。

【図６】ＣＭＯＳ半導体素子で構成されるクロックドゲ
ート回路を示す図である。

【図７】図５におけるパルス信号Ｅ０〜Ｅ８のタイミン
グチャートである。

【図８】図５のＣＲ発振回路とは別の実施例のＣＲ発振
回路の回路図である。

【図９】トライステートバッファを使用したＣＲ発振回
路の回路図である。

【図１０】本発明の第２の実施例の構成を示すブロック
図である。

【図１１】本発明の第３の実施例の構成を示すブロック
図である。

【符号の説明】

１，１１ 検出部 ２，１２ 基準部（リファレンス部） ３，１３ 回路部 ３１，３２，３３ ＣＲ発振回路 ３４，１３４ 分周回路 ３５，１３５ タイミングジェネレータ ３６，１３６ セレクタ回路 ３７ アップダウンカウンタ ４１ ラッチ回路 １３７ ダウンカウンタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部からの所定の作用に応じて静電容量
   が変化する検出部と、 前記所定の作用によっては静電容量が変化しない基準部
   と、 前記検出部の静電容量に応じて検出周波数信号を生成す
   る第１の発振回路と、 前記基準部の静電容量に応じて基準周波数信号を生成す
   る第２の発振回路と、 前記基準周波数信号の所定の周期内の前記検出周波数信
   号の周期の数を測定して測定信号を生成する測定部と、
   を備えた静電容量検出回路。
2. 【請求項２】 前記所定の作用は、外部から受ける圧力
   であることを特徴とする請求項１記載の静電容量検出回
   路。
3. 【請求項３】 前記所定の作用は、外部から受ける加速
   度であることを特徴とする請求項１記載の静電容量検出
   回路。
4. 【請求項４】 前記検出部は、外部の物体の変位によっ
   て偏倚する可動部を有し、その偏倚量に応じて静電容量
   が変化する変位検出手段であることを特徴とする請求項
   １記載の静電容量検出回路。
5. 【請求項５】 前記第１及び第２の発振回路は、クロッ
   ク信号によってインバータ又はハイインピーダンス出力
   状態となるクロックドゲート回路を含みそれぞれ静電容
   量及び抵抗値に応じて決定される周波数の発振信号を発
   生する２つの発振部と、与えられる制御信号に応じて前
   記クロック信号を生成するゲート回路とを備え、各発振
   部はそれぞれに与えられるクロック信号に応じて発振動
   作を停止又は開始することを特徴とする請求項１記載の
   静電容量検出回路。
6. 【請求項６】 前記第１及び第２の発振回路は、それぞ
   れ静電容量及び抵抗値に応じて決定される周波数の発振
   信号を発生する発振部と、所定の制御信号に応じて前記
   静電容量に係るコンデンサに残存する電荷量を均一にす
   る回路とを有することを特徴とする請求項１記載の静電
   容量検出回路。
7. 【請求項７】 外部からの所定の作用に応じて静電容量
   が変化する検出部と、 前記所定の作用によっては静電容量が変化しない基準部
   と、 前記検出部の静電容量に応じて検出周波数信号を生成す
   る第１の発振回路と、 前記基準部の静電容量に応じて基準周波数信号を生成す
   る第２の発振回路と、 前記基準周波数信号の周期を高精度のタイマに基づいて
   計測し、その計測結果に応じて所定の期間を決定し、当
   該所定の期間内の前記検出周波数信号の周期の数を測定
   する演算手段と、を備えた静電容量検出回路。