JPS6041892A - 予測符号化回路 - Google Patents
予測符号化回路Info
- Publication number
- JPS6041892A JPS6041892A JP58149881A JP14988183A JPS6041892A JP S6041892 A JPS6041892 A JP S6041892A JP 58149881 A JP58149881 A JP 58149881A JP 14988183 A JP14988183 A JP 14988183A JP S6041892 A JPS6041892 A JP S6041892A
- Authority
- JP
- Japan
- Prior art keywords
- register
- path
- critical path
- circuit
- limiter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Color Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野の説明
本発明は予測符号化回路に係シ、特にカラーテレビ信号
のディジタル信号処理に用いられる予測符号化回路に関
する。
のディジタル信号処理に用いられる予測符号化回路に関
する。
（２）従来技術の説明
従来、この種の予測符号化回路は第１図に示すように１
タイムスロ、トの間に量子化と加算２回の演算を行なう
必要があった。したがって、この回路構成ではスピード
の早い素子を使用しないとこれらの演算処理を行なうこ
とが困難であるという欠点があった。
タイムスロ、トの間に量子化と加算２回の演算を行なう
必要があった。したがって、この回路構成ではスピード
の早い素子を使用しないとこれらの演算処理を行なうこ
とが困難であるという欠点があった。
（３）発明の詳細な説明
本発明はクリティカルパス最終段のレジスタのクロック
入力を遅延させ、またこれに続くリミッタとレジスタの
演算順序を入れかえることによシ、クリティカルパスの
遅延時間にマージンを与えようとするものである。
入力を遅延させ、またこれに続くリミッタとレジスタの
演算順序を入れかえることによシ、クリティカルパスの
遅延時間にマージンを与えようとするものである。
（４）発明の構成
従来の予測符号化回路を示す第１図においてクリティカ
ルパス最終段のレジスタ９のクロックとレジスタ１１の
クロックの間に遅延回路を挿入し、かつ、リミッタ１０
とレジスタ１１の演算順序を入れかえ、信号パスがレジ
スタ９→レジスタ１１→リミツタ１０→レジスタ１２の
順番になるようにする。
ルパス最終段のレジスタ９のクロックとレジスタ１１の
クロックの間に遅延回路を挿入し、かつ、リミッタ１０
とレジスタ１１の演算順序を入れかえ、信号パスがレジ
スタ９→レジスタ１１→リミツタ１０→レジスタ１２の
順番になるようにする。
（５）実施例の説明
次に本発明の実施例について図面を参照して説明する。
第１図を参照すると、内側にレジスタ４，７と減算器３
と加算器６を含む差分回路Ｂと、外側にレジスタ２．、
９． １ ］、１２．１３゜１４とリミッタ１０と減
算器１と加算器８を含む差分回路Ａと、量子化器５とか
ら構成され、２重の差分回路構成となっている。ここで
との予測符号化回路のクリティカルパス２２はレジスタ
４から始まり、量子化器５、加算器６，８を経てレジス
タ９に至るパスである。レジスタ９のクロック人力はレ
ジスタ４のクロック入力と同相である。
と加算器６を含む差分回路Ｂと、外側にレジスタ２．、
９． １ ］、１２．１３゜１４とリミッタ１０と減
算器１と加算器８を含む差分回路Ａと、量子化器５とか
ら構成され、２重の差分回路構成となっている。ここで
との予測符号化回路のクリティカルパス２２はレジスタ
４から始まり、量子化器５、加算器６，８を経てレジス
タ９に至るパスである。レジスタ９のクロック人力はレ
ジスタ４のクロック入力と同相である。
第２図を参照すると、レジスタ９のクロックとレジスタ
１１のクロックの間に遅延回路が挿入されただけでその
他は第１図と同じである。
１１のクロックの間に遅延回路が挿入されただけでその
他は第１図と同じである。
ここでのクリティカルパス２２は第１図と全く同じであ
るがレジスタ９のクロック入力はレジスタ４のクロック
入力よりも遅延させている。
るがレジスタ９のクロック入力はレジスタ４のクロック
入力よりも遅延させている。
第１図においてクリティカルパス最終段のレジスタ９の
クロック人力はレジスタ４のクロック入力と同相である
のでクリティカルパスの遅延時間は１タイムスロツト以
内に収まらなければな゛らない。それに対して第２図で
はクリティカルパス最終段のレジスタ９のクロック入カ
バレジスタ４のクロック入力よシも遅延させているので
クリティカルパスの遅延時間は１タイムスロツトよりも
長い時間内に収まればよいのでその分マージンが増やせ
る。
クロック人力はレジスタ４のクロック入力と同相である
のでクリティカルパスの遅延時間は１タイムスロツト以
内に収まらなければな゛らない。それに対して第２図で
はクリティカルパス最終段のレジスタ９のクロック入カ
バレジスタ４のクロック入力よシも遅延させているので
クリティカルパスの遅延時間は１タイムスロツトよりも
長い時間内に収まればよいのでその分マージンが増やせ
る。
第２図において、クリティカルパスのあとに続く信号パ
ス、すなわちレジスタ９がらリミ。
ス、すなわちレジスタ９がらリミ。
り１０を経てレジスタ１１に至るパスの遅延時間は１タ
イムスロツトよりも短い時間内に収まらなければならず
、スピードの点で不利である。
イムスロツトよりも短い時間内に収まらなければならず
、スピードの点で不利である。
このため第３図のようにリミッタ１ｏとレジスタ１１の
演算順序を交換するとクリティカルパスのあとに続く信
号パスはレジスタ９からレジスタ１１に至るパスとなる
。このパスの遅延時間・はレジスタのセットアツプ時間
及びホールド時間で決まるため通常クリティカルパスよ
り充分小さい。したがって本発明のように遅延素子２１
の遅延時間を調整することによってクリティカルパスを
クロック周期（クロック周波数の逆数）よりも長くする
ことができ、結果として最大動作可能クロック周波数を
従来回路よりも高くすることが可能である。また、第３
図の特殊な例として０．５タイムスロツト遅延、すなわ
ち位相の１８０°反転がある。この場合は遅延回路とし
てインバータを用いればよく、実現が非常に簡単でかつ
、クリティカルパスを従来回路に対して約１．５倍にす
ることができる。
演算順序を交換するとクリティカルパスのあとに続く信
号パスはレジスタ９からレジスタ１１に至るパスとなる
。このパスの遅延時間・はレジスタのセットアツプ時間
及びホールド時間で決まるため通常クリティカルパスよ
り充分小さい。したがって本発明のように遅延素子２１
の遅延時間を調整することによってクリティカルパスを
クロック周期（クロック周波数の逆数）よりも長くする
ことができ、結果として最大動作可能クロック周波数を
従来回路よりも高くすることが可能である。また、第３
図の特殊な例として０．５タイムスロツト遅延、すなわ
ち位相の１８０°反転がある。この場合は遅延回路とし
てインバータを用いればよく、実現が非常に簡単でかつ
、クリティカルパスを従来回路に対して約１．５倍にす
ることができる。
（６）発明の詳細な説明
本発明は以上説明したようにクリティカルパス最終段の
レジスタのクロック人力を遅延させ、またこれに続くリ
ミッタとレジスタの演算順序を入れかえることによりク
リティカルパスの遅延時間にマージンが与えられる効果
がある。
レジスタのクロック人力を遅延させ、またこれに続くリ
ミッタとレジスタの演算順序を入れかえることによりク
リティカルパスの遅延時間にマージンが与えられる効果
がある。
第１図は従来の予測符号化回路を示しだブロック図、第
２図は第１図においてレジスタ９のクロックとレジスタ
１１の間に遅延回路を入れたブロック図、第３図は第２
図においてリミッタ１０とレジスタ１１の演算順序を入
れかえ、信号パスをレジスタ９→レジスタ１１→リミツ
タ１０→レジスタ１２の順にしたブロック図である。 なお、図面において、１，３・・・・・・減算器、５・
・・・・・量子化器、６，８・・−・・・加算器、１ｏ
・−・・・・リミッタ、２． ４． ７． ９． １１
． １２． １３． １４・・・・・・レジスタ、２１
・・・・・・遅延素子またはインバータ、２２・・・・
・・クリティカルパス、Ａ・・・・・・差分回路、Ｂ・
・・・・・差分回路、である。 代理人 弁理士 内 原 晋 ２ ／ ス ２２ 図 ｚ ３ 図
２図は第１図においてレジスタ９のクロックとレジスタ
１１の間に遅延回路を入れたブロック図、第３図は第２
図においてリミッタ１０とレジスタ１１の演算順序を入
れかえ、信号パスをレジスタ９→レジスタ１１→リミツ
タ１０→レジスタ１２の順にしたブロック図である。 なお、図面において、１，３・・・・・・減算器、５・
・・・・・量子化器、６，８・・−・・・加算器、１ｏ
・−・・・・リミッタ、２． ４． ７． ９． １１
． １２． １３． １４・・・・・・レジスタ、２１
・・・・・・遅延素子またはインバータ、２２・・・・
・・クリティカルパス、Ａ・・・・・・差分回路、Ｂ・
・・・・・差分回路、である。 代理人 弁理士 内 原 晋 ２ ／ ス ２２ 図 ｚ ３ 図
Claims (1)
- ６段のレジスタとリミッタと加算器および減算器とを含
む第１の差分回路と、２段のレジスタと加算器および減
算器とを含む第２の差分回路２と、量子化器とを含んで
構成される予測符号化回路において、前記第１の差分回
路の加算器の出力をデータ人力とする第１のレジスタと
該第１のレジスタの出力を入力とする第２のレジスタと
該第２のレジスタの出力を入力とするリミッタとをそな
え、かつ前記第２のレジスタのクロックは前記第１のレ
ジスタのクロックを遅延させたものであることを特徴と
する予測符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149881A JPS6041892A (ja) | 1983-08-17 | 1983-08-17 | 予測符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149881A JPS6041892A (ja) | 1983-08-17 | 1983-08-17 | 予測符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6041892A true JPS6041892A (ja) | 1985-03-05 |
| JPH0149238B2 JPH0149238B2 (ja) | 1989-10-24 |
Family
ID=15484673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149881A Granted JPS6041892A (ja) | 1983-08-17 | 1983-08-17 | 予測符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041892A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0361761A2 (en) * | 1988-09-30 | 1990-04-04 | AT&T Corp. | Digital video encoder |
| US7110932B2 (en) * | 2001-06-13 | 2006-09-19 | Infineon Technologies Ag. | Method and circuit arrangement for regulating the operating voltage of a digital circuit |
-
1983
- 1983-08-17 JP JP58149881A patent/JPS6041892A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0361761A2 (en) * | 1988-09-30 | 1990-04-04 | AT&T Corp. | Digital video encoder |
| US7110932B2 (en) * | 2001-06-13 | 2006-09-19 | Infineon Technologies Ag. | Method and circuit arrangement for regulating the operating voltage of a digital circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0149238B2 (ja) | 1989-10-24 |
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