JPS6030155A - 混成集積回路モジュ−ル - Google Patents

混成集積回路モジュ−ル

Info

Publication number
JPS6030155A
JPS6030155A JP58138475A JP13847583A JPS6030155A JP S6030155 A JPS6030155 A JP S6030155A JP 58138475 A JP58138475 A JP 58138475A JP 13847583 A JP13847583 A JP 13847583A JP S6030155 A JPS6030155 A JP S6030155A
Authority
JP
Japan
Prior art keywords
chip
chips
mini
caps
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58138475A
Other languages
English (en)
Inventor
Kenji Sasaoka
賢司 笹岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP58138475A priority Critical patent/JPS6030155A/ja
Publication of JPS6030155A publication Critical patent/JPS6030155A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/162Disposition
    • H01L2924/16251Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し発明の技術分野] 本発明は基板上に装着したICデツプを封止する封止方
法を改良した混成集積回路モジュールに関する。
[発明の技術的背引] 従来、基板上に装着したICデツプを封止する封止方法
としては、代表的な方法として、2通りの方法が知られ
ている。
すなわら、1つの方法は第1図に示すように、基板3上
にICチップ1を装着し、このICチップ1をワイヤ2
で基板3上に形成されたボンディングバットにワイヤボ
ンティングした後、ずへCのICチップ1を1つのキ1
1ツブ5により1j止Jるハーメデックシール法であり
、他の方法は第2図に示すように、基板上の各ICデツ
プ1を直接樹脂6によりモールドパックηる方法である
「背景技術の問題点」 従来のICチップの封止方法のうち、ハーメデックシー
ルによる第1図の方法では、基板3上の多数のICチッ
プ1を1つのキャップ5C゛封止しでいるために、この
ICチップ1のうち、不良のICチップが発生した場合
に、この不良のICチップを交換する際、キャップ5を
取り外Jと他のICチップも露出されてしまうことによ
り、他のICチップに傷をつけてしまったり、酸化させ
てしまったりの不良が発生するおそれがあった。
また、モールドパックによる第2図に示す方法では、I
Cチップ1上に直接41T4脂6をモールi〜している
ために、ICチップ1と基板3」二のボンデイングパッ
トとを接続するワイヤ2を樹脂6が潰してしまったり、
基板3上のボンディングパットに樹脂6が直接付着して
しまい再ポンディングできないため、不良の【Cチップ
の交換ができない場合があり、またこのモールドパック
にj:る方法では、ICデツプ1に対する防湿性にも多
少の難点があった。
[発明の目的] 本発明はかかる従来の難点を解消すべくなされたもので
、良品のICチップに(iをつけないで不良のICチッ
プの交換がぐぎ、かつ耐湿性に優れた封止方法による混
成集積回路モジュールを提供することを目的とするもの
である。
[発明の概要] すなわち本発明は、基板上に装着したICチップをワイ
ヤボンディングし、このワイヤボンディングしたICチ
ップを1個または数個ずつミニキャップによりハーメチ
ックシールし、このミニキ髪7ツブの外面を樹脂により
モールドパックしてなることを特徴とする混成集積回路
モジュールであう。
[発明の実施例] 以下本発明の詳細を図面に示゛ナー実施例について説明
する。
第3図は本発明になる混成集積回路上ジュールの一実施
例を示す断面図である。図において基板3上にはICデ
ツプ1が装着され、このICチップ1と基板3上のボン
ディングパットとはワイヤ2によりソイA2ボンディン
グされて接続されている。
この各ICチップ1を1個または2.3個の少数(囚ず
つプラスチックやセラミック等からなるミニキャップ7
により、ICチップの酸化防止のための1−1eガス中
もしくはN2カス中でハーメチックシールし、ハーメチ
ックシール後、ミニキャップ7の外面を樹脂6によりモ
ールドパックすることにより各ICチップ1を封止して
、混成集積回路モジュールが作成される。
このようにして基板3上のICチップ1を1個または数
個ずつ封止することにより、ICチップ1の周辺部分を
中空にした状態で樹脂6によるモールドパックができる
「発明の効果」 本発明の混成集積回路モジュールは、基板上のICチッ
プを1個または数個ずつミニキ17ツブによりハーメチ
ックシールして、このミニキャップの外面に樹脂をモー
ルドパックしく封止して形成されるので不良のICチッ
プが発生しド揚合、この不良のICチップの部分のモー
ルドパックとハーメデックシールを取除くことにより容
易にICチップの交換ができるとともに、ICチップの
周辺部分は中空どなっている7jめに樹脂))<ワイヤ
を潰したり、ボンディングパットに樹脂が直接+t @
しC再ポンディグτ′きない等の事故がなく、交換性に
優れ、かつ耐湿性のよい高信頼性の混成集積回路モジュ
ールとなつ°Cいる。
【図面の簡単な説明】
第1図および第2図は従来の)11成集栢回路モジュー
ルの断面図、第3図は本発明になる混成集積回路モジュ
ールの一実施例を示す断面図である。 1・・・・・・・・・・・・ICチップ2・・・・・・
・・・・・・ワイV 3・・・・・・・・・・・・基 板 4・・・・・・・・・・・・リード 5・・・・・・・・・・・・キレツブ 6・・・・・・・・・・・・樹 脂 7・・・・・・・・・・・・ミニキャップ代理人弁理士
 須 山 佐 −

Claims (1)

    【特許請求の範囲】
  1. (1)基板」二に装着し1こICチップをワイヤボンテ
    ィングし、このワイヤボンディングしたICチップを1
    個まノ〔は数個ずつミニキャップによりハーメチックシ
    ールし、このミニキレツブの外面を樹脂によりモールド
    パックしCなることを特徴どする混成集積回路モジュー
    ル。
JP58138475A 1983-07-28 1983-07-28 混成集積回路モジュ−ル Pending JPS6030155A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58138475A JPS6030155A (ja) 1983-07-28 1983-07-28 混成集積回路モジュ−ル

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58138475A JPS6030155A (ja) 1983-07-28 1983-07-28 混成集積回路モジュ−ル

Publications (1)

Publication Number Publication Date
JPS6030155A true JPS6030155A (ja) 1985-02-15

Family

ID=15222929

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58138475A Pending JPS6030155A (ja) 1983-07-28 1983-07-28 混成集積回路モジュ−ル

Country Status (1)

Country Link
JP (1) JPS6030155A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60110143A (ja) * 1983-11-18 1985-06-15 Fuji Xerox Co Ltd 大面積半導体装置
US7692291B2 (en) 2001-04-30 2010-04-06 Samsung Electronics Co., Ltd. Circuit board having a heating means and a hermetically sealed multi-chip package

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS459249Y1 (ja) * 1966-10-29 1970-04-30
JPS5413966A (en) * 1977-07-01 1979-02-01 Nippon Electric Co Substrate for multiilayer wiring

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS459249Y1 (ja) * 1966-10-29 1970-04-30
JPS5413966A (en) * 1977-07-01 1979-02-01 Nippon Electric Co Substrate for multiilayer wiring

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60110143A (ja) * 1983-11-18 1985-06-15 Fuji Xerox Co Ltd 大面積半導体装置
US7692291B2 (en) 2001-04-30 2010-04-06 Samsung Electronics Co., Ltd. Circuit board having a heating means and a hermetically sealed multi-chip package

Similar Documents

Publication Publication Date Title
KR100559062B1 (ko) 반도체소자및그제조방법
JP2004153220A (ja) リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
KR20010004562A (ko) 칩 사이즈 스택 패키지 및 그의 제조 방법
JPS6030155A (ja) 混成集積回路モジュ−ル
JPS62142341A (ja) 半導体装置およびその製造方法
JPH11126865A (ja) 半導体素子および製造方法
JPS6086851A (ja) 樹脂封止型半導体装置
JPS5998540A (ja) 半導体装置
JPS6370532A (ja) 半導体装置
JPH08236738A (ja) Ccdモジュールの樹脂封止方法
JP2522182B2 (ja) 半導体装置
JPH04129253A (ja) 半導体パッケージ
JPH01194446A (ja) 半導体チップの樹脂封止用セラミック基板
JP2003318362A (ja) 樹脂封止形半導体装置
JPS5984557A (ja) 多層チツプキヤリアパツケ−ジ
JPH07221255A (ja) 半導体装置の形成方法
JPS63310141A (ja) 半導体装置
JPS6095958A (ja) 半導体装置
JPH0547835A (ja) 半導体装置の実装構造
JPH012329A (ja) 樹脂封止用金型
JPS5889847A (ja) 封止形集積回路パツケ−ジ
JPS6333851A (ja) Icパツケ−ジ
JPH0251259A (ja) 半導体装置およびその製造方法
KR20010060880A (ko) 리드 프레임을 이용한 적층 칩 패키지
JPS5833856A (ja) 半導体装置