JPS60253269A - ゲ−トタ−ンオフサイリスタ - Google Patents

ゲ−トタ−ンオフサイリスタ

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JPS60253269A
JPS60253269A JP59109164A JP10916484A JPS60253269A JP S60253269 A JPS60253269 A JP S60253269A JP 59109164 A JP59109164 A JP 59109164A JP 10916484 A JP10916484 A JP 10916484A JP S60253269 A JPS60253269 A JP S60253269A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は埋め込みゲート構造のゲートターンオフサイ
リスタ（ＧＴＯ）に関する。
〔従来技術〕
近年、半導体装置の高効率化、小形化の要求が強まると
ともに、転流回路を必要とするサイリスタに代わって自
己消弧形半導体素子が注目されるようになって来た。そ
れら素子の中でもＧＴＯは高耐圧化、大電流化が他の素
子より容易である関係から、最近実用化が進展している
。上記ＧＴＯはグー）＄１造から、表面グー）ＧＴＯと
埋め込みグー）ＧＴＯに大別できる。前者の表面ゲート
ＧＴｏでは入り組んだ形状のゲート電極が素子表面に露
出しているのに対して後者の埋め込みゲートＧＴＯでは
ゲートとして用いるＰ　高濃度拡散層（埋め込みゲート
）がエピタキシャル成長によりＰペース中に埋め込まれ
ている構造になっている。
（後述する第５図にその構成を示す。）特に後者の埋め
込みグー）ＧＴＯではエピタキシャル成長層の不純物濃
度を下げてＰ層とすれば、前者の表面ゲートＧＴＯに比
較してカソードエミッタ接合のブレークダウン電圧を大
幅に増大させることができる。このため、埋め込みグー
）ＧＴＯではターンオフに際してゲート、カソード間に
大きな逆電圧を印加させてターンオフ特性の向上を図る
ことができる。このターンオフ特性を改善する手段とし
ては上記の他にゲート１１造を微細化することが考えら
れるけれども、表面ゲートＧＴＯでば表面凹凸加工技術
や信頼性に問題があるのに対して、埋め込みゲートＧＴ
Ｏでは大変容易となる利点がある。
上述のような特徴がある埋め込みゲートＧＴＯ１ではＰ
　層の不純物濃度を太きく、またシート抵抗を小さくし
て埋め込みゲートの抵抗を低減させると、大きなゲート
電流を引き出すことができるためにターンオフ特性の同
上を図る′ことが知られている。しかし、埋め込みゲー
トの抵ｔ＜＋著しく低減させると、Ｐ　層からの結晶欠
陥発生が無視できなくなる。上記欠陥はＮベースおよび
Ｐベース中の少数キャリアのライフタイムを短くするた
め、素子内、素子間での特性ばらつきの原因を引き起す
。実験によれば、特にＮベース中に拡がった欠陥が重要
であることが判明した。第６図と第７図にＮベース欠陥
密度とＮベース中の少数キャリアのライフタイムとの関
係およびＮベース欠陥密度とオン電圧との関係特性図を
示す。なお、この％性図を得るために用いた実験サンプ
ルはライフタイムキラーとして金を拡散させたが、この
ときの温度と時間は第６図ものは７６０℃、１時間、第
７図ものは８００℃、３０分間であった。また、実験時
の電流密度Ｊは、Ｊ　＝　３５　ＯＡ　／　ｃｄｌであ
った。
次ニシリコンＳｉ　の（１，１１）面を使用した埋め込
みグー）ＧＴＯでのベース欠陥分布について述べる。ま
ず、第５図について簡単に述べるに、Ａ＃′ｊアノード
電極、Ｋはカッ−、ド電極、Ｇはゲート電極、Ｐ　は高
濃度拡散層、Ｐはエピタキシャル成長層、ＣＨはチャネ
ル、Ｐ　、　Ｎｉｊ半導体である。
このように構成された埋め込みグー）ＧＴＯのＮベース
だけヲ増り出し、ジルトルエッチ液で結晶欠陥ｔＳ在化
させ、アノード側から欠陥分布を観察し友ものを第８図
に示す。第８図から明らかのようにアノード側からの欠
陥１１！察では欠陥分布に規則性が認められる。すなわ
ち、第８図において、ＷＡはウェーハ、また図中黒色領
域は他の領域よりも欠陥密度の大きい領域で６０°毎に
それが出現する。この領域ではＰ　層からＮベース深さ
方向に欠陥が拡がりやすく、観察されゐ欠陥はＮベース
を貫通している。また、この領域ではチャネルの長さ方
向が（０１〒〉、〈１〒０〉。
、＜　１０１　＞のどれかと平行または略平行である′
。
このように、全円で放射状にチャネルを形成した場合、
６０°毎に欠陥が拡がりやすい領域があるのは（１１１
）面特有の現象である。この欠陥が結晶構造や（１１１
）面に沿って拡がりやすいというのは欠陥自身の性質に
よるものである。
第９図ｉｌｔ笑験に使用したＰ　層（埋め込みゲート）
の形状を示す構成図で、上述したようにチャネルは全円
で放射状に形成されている。なお、Ｎベース中の欠陥は
大部分がＰ　層に起因するため、Ｎベース内部ではカソ
ード側の方がアノード側よりも欠陥が多い。欠陥がＮベ
ース中に拡がりやすいこれらの領域では、欠陥の横方向
の拡がりも大きく、チャネル内に多数の欠陥が侵入して
いる。
これらの欠陥ＨＮペース中の少数キャリアのライフタイ
ムを短くするため、上記の領域では、他に較べてオン電
圧が大きいなどの異常時！１．を示す。
これば素子間、素子内特性のばらつきの原因となる。特
にＧＴＯでは可制御１！流増大の観点などから、素子内
特性分布に高度の均一性が要求されており、以上の現象
は素子特性改善の重大な障害となってい友。また、上記
領域間でも、プロセス条件やウェーハの履歴により欠陥
密度の異なることが多く、対策を一層困難にしていた。
〔発明の目的〕
この発明は上記の事情に鑑みてなされたもので、Ｎベー
ス中の欠陥分布を考慮し、欠陥によって素子特性に与え
る影響を最小にするチャネルを形成したゲートターンオ
フサイリスタを提供することを目的とする。
〔発明の概要〕
この発明は上記の目的を達成するために、チャネルの長
さ方向’ｔ＜２１１＞方向と平行また略平行に形成した
構成にある。
〔実施例〕
以下図面を参照してこの発明の一実施例を説明する。
第１図において、ＣＨはチャネル、Ｐ　は埋め込みゲー
トで、この第１図は１方向に全チャネルＣＨを長さ方向
が（２１１）方向と平行または略平行となるように形成
したものである。このよう［（２１１）の１方向に全チ
ャネルＣＨＱ平行に形成したＧＴＯと、−チャネルの長
さ方向を〈１１０〉の１方向にしたＧＴＯの素子特性に
ついて実験した結果を以下に述べる。
なお、実験に使用したＧＴＯのチャネル数は５本で、か
つこの発明により形成したものと、チャネルの長さ方向
ｅ＜１１０＞の１方向に形成したＧＴＯを各々１０個使
用した。実験結果を第２図に示す。この第２図において
、線分Ａと線分Ｂとで囲まれる範囲がこの発明による吃
ので、線分Ａと線分Ｃとで囲まれる範囲がチャネルの長
さ方向を（１１０）の１方向に形成したＧＴＯのオン電
圧のばらつきを示す。この第２図から明らかのようにこ
の発明によるものはチャネルの長さ方向ヲ＜１１０）の
１方向に形成したＧＴＯによるものに比較して素子間オ
ン電圧のばらつきが約し５に減少する。
第３図は３方向にチャネルＣＨを組み合せてそれらを平
行または略平行に形成した実施例で、この第３図のよう
に（２１１）方向を３方向にするとＧＴＯにおいてはゲ
ート引き出し抵抗の面内バランスが良くなる。この第３
図のようにチャネルＣＨ’ｉ３方向に形成したＧＴＯと
、従来の放射状チャネル形成のものとの実験による素子
特性差を比較すると次のようになった。すなわち、この
第３図による実施例のものが、従来よりも素子間オン電
圧のばらつきが約１／３に減少するとともに可制御電流
を約２割も増大させることができる。
また、この第３図の実施例によって形成したＧＴＯのＮ
ペース中の欠陥を前述の方法で観察した結果アノード側
から見た場合、従来の放射状チャネル形成によるもので
は埋め込みゲートパターン領域内に多数の欠陥が出現し
、かつ実験した素子によって各々欠陥密度にばらつきが
あったのに対して、この実施例による（２１１）方向チ
ャネル形成のものけほとんど欠陥が出現しなかった。こ
のことは特性評価結果と一致する。
上述のことからこの発明によるＧＴＯのみならず結晶欠
陥が特性に与える影響を低減させる手段として（１１１
）面を用いる他のデバイスにも適用できる。また、結晶
構造から考えて、単に（１１１）ウェーハだけでなく、
他の面で切り出したウェーハにも上述のことが適用でき
る。
以上をまとめて表現するとこの発明では（ｎ　１１）ウ
ェーハについて、（ｎ＝０．１，２．３・・・）、チャ
ネルの長さ方向が（２ｎ　ｎ　、＞方向と平行または略
平行となるようにチャネルを形成することにある。
上記各実施例ではチャネルＣＨ，リング伏の領域に形成
する以外にも第４図に示すように四角形の領域に形成す
るようにしてもよい。また、上記実施例では埋め込みグ
ー）’ｔ＝Ｐベース内に埋め込んだＧＴＯについて述べ
て来たが、Ｎペース中に埋め込んでもよい、更に、ＧＴ
Ｏ以外に制御層を層内に埋込んだ靜電銹導型トランジス
タ（ＳＩＴ）あるいはサイリスＪｌ（８ＩＴＨＹ）、Ｅ
ＦＴ等にも適用しても同じ効果が得られる。
〔発明の効果〕
以上述べたように、この発明によれば、チャネルの長さ
方向を＜ｚｎｎ＞方向（ｎ＝ｏ　、　１　＋２＋３・・
・）と平行または略平行に形成したので、面内での欠陥
密度を大幅に低減できるとともにそのばらつきも小さく
できるようになり、これによって各素子間のオン１１１
圧のばらつきを小さくできるとともに可制御電流を２割
増大させる利点がある。
【図面の簡単な説明】
第１図はこの発明の一冥雄側會示す構成説明図、第２図
はこの発明によるＧＴＯと従来例のＧＴＯとの実験結果
を示すオン電圧ばらつき範囲の特性図、第３図および第
４図はこの発明の他の実施例を示す構成説明図、第５図
は従来の埋め込みグー）ＧＴＯの断面図、第６図および
第７図はライフタイムキラーとして金を拡散させた場合
の欠陥密度を示す特性図、第８図はアノード側からの欠
陥観察を示す説明図、第９図ｉｊＰ　層の形状を示す構
成図である。 ＣＨ・・・チャネル、Ｐ＋＋・・・高濃度拡散層。 十エ ユ【】 （・ツｍｌ超胸￥Ｏφか・・すＮ 大 （・田眉］訓琴剥ｐφＹ−，ｕＮ 第９図 手続補正書（自発） 昭和６０年４月２７ｒＩ 特許庁長官殿 昭和５９年特許願第１０’９１６４号 ２、発明の名称 ゲートターンオフサイリスタ ３、補正をする者 事件との関係　出願人 （６１０）株式会社　明　電　舎 ４、代理人〒１０４ 東京都中央区明石町１番２９号　液済会ビル明細書の発
明の詳細な説明の欄。 ａ補正の内容 （１）　明細書第５頁第４行目に記載のｒｆｌｌｌ）Ｊ
を「（Ｈｘ）」　と補正する。 （２）　同書第６頁＠２行目に記載の「黒色」を「斜線
」と補正する。 （３）同書同頁第７行目から第８行目に記載の（１１０
）、（１０１）Ｊと補正する。 （４）　同書同頁第１１行目と第１２行目にそれぞれ記
載のｒ（１１１）Ｊをｒ（１１１）Ｊ　と補正するＯ 以　上

Claims (1)

    【特許請求の範囲】
  1. （１）（ｎｉｌ）面（ｎ＝ｏ、１，２．３・・・）のウ
    ェーハを用いる埋め込みゲートを有するゲートターンオ
    フサイリスタにおいて、チャネルの長さ方向ｅ＜２ｎＴ
    ｌ＞方向（ｎ　＝Ｏｒ　１　＋　２　＊３・・暑と平行
    または略平行に形成したことを特徴とするゲートターン
    オフサイリスタ。
JP59109164A 1984-05-29 1984-05-29 ゲ−トタ−ンオフサイリスタ Granted JPS60253269A (ja)

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Application Number Priority Date Filing Date Title
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DE8585105410T DE3585302D1 (de) 1984-05-29 1985-05-03 Halbleiterschalteranordnung mit einer vergrabenen gate-struktur.
EP85105410A EP0165419B1 (en) 1984-05-29 1985-05-03 Buried-gate structure-type semiconductor switching device
US06/730,118 US4651188A (en) 1984-05-29 1985-05-03 Semiconductor device with specifically oriented control layer
KR8503669A KR930009809B1 (en) 1984-05-29 1985-05-28 Semiconductor device

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