JPS60246656A - 半導体装置用パツケ−ジ - Google Patents
半導体装置用パツケ−ジInfo
- Publication number
- JPS60246656A JPS60246656A JP10286484A JP10286484A JPS60246656A JP S60246656 A JPS60246656 A JP S60246656A JP 10286484 A JP10286484 A JP 10286484A JP 10286484 A JP10286484 A JP 10286484A JP S60246656 A JPS60246656 A JP S60246656A
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- JP
- Japan
- Prior art keywords
- cap
- leads
- semiconductor element
- semiconductor device
- holes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
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- H—ELECTRICITY
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- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は、半導体ベレットを収納し保糎するパッケージ
、特にプラグインタイブの半導体装１皆用パッケージに
関する。
、特にプラグインタイブの半導体装１皆用パッケージに
関する。
口、従来の技術
第３ ａ（ａ） 、 ｆｂ）はそれぞれ従来のプラグイ
ンタイブのパッケージのセラミック基体の平面図および
断面図である。これらの喝において、２は半・庫体素子
載置部、３は載置素子の電極と金囁細線で接続される内
部リードの電・・甑、４は、キャンプをかぶせて封止す
る封市部、５と６はそれぞれＡｇ−Ｃｕなどのろう材に
てろう付けされたストッパと外部リードである。
ンタイブのパッケージのセラミック基体の平面図および
断面図である。これらの喝において、２は半・庫体素子
載置部、３は載置素子の電極と金囁細線で接続される内
部リードの電・・甑、４は、キャンプをかぶせて封止す
る封市部、５と６はそれぞれＡｇ−Ｃｕなどのろう材に
てろう付けされたストッパと外部リードである。
このようなセラミック基体１の半導体素子載置部４に半
導体素子を同定し、この半導体素子上の電極部と基体の
電極部を金属細線を用いて接続する。これにより、半導
体素子と外部リードとの電気的導通がとられる。次に、
Ａｕ−８ｎ等のろう材を用いてキャップを封着し、半導
体装置を完成する。
導体素子を同定し、この半導体素子上の電極部と基体の
電極部を金属細線を用いて接続する。これにより、半導
体素子と外部リードとの電気的導通がとられる。次に、
Ａｕ−８ｎ等のろう材を用いてキャップを封着し、半導
体装置を完成する。
ハ０発明が解決しようとする問題点
以上に述べた従来のプラグインタイブの半導体装置にお
いては、キャップ封止時に、キャップの位置合わせをす
る必要があり、封止用の治具を使用している。このため
、治Ａ費用、治具にセットするための工数がかかり、コ
ストアップの一因罠なっている。また、外部リードは、
セラミック基体に突き当ててろう付けしているが、ろう
材量の多少の変動でリード付は強度が低下する可能性が
ある。このため、リード付は工程のＶ理工数が増加する
とともに、常圧リード付は強度をトレースする必要があ
る。
いては、キャップ封止時に、キャップの位置合わせをす
る必要があり、封止用の治具を使用している。このため
、治Ａ費用、治具にセットするための工数がかかり、コ
ストアップの一因罠なっている。また、外部リードは、
セラミック基体に突き当ててろう付けしているが、ろう
材量の多少の変動でリード付は強度が低下する可能性が
ある。このため、リード付は工程のＶ理工数が増加する
とともに、常圧リード付は強度をトレースする必要があ
る。
二１問題点解決のための技術手段
本発明によれば、外部リード貫通用の穴が設けられたキ
ャップを有する半導体装置用パッケージが得られる。
ャップを有する半導体装置用パッケージが得られる。
ホ１作用
キャップに設けられた外部リード貫通用の穴に外部リー
ドを通してキャップを正確にセットできることと、キャ
ップにより外部リード根元部を押し付けることで外部リ
ードのリード付は強度を増大させる。
ドを通してキャップを正確にセットできることと、キャ
ップにより外部リード根元部を押し付けることで外部リ
ードのリード付は強度を増大させる。
へ、実施例
つぎに本発明を実施例により説明する。
第１図は本発明の一実施例のパッケージを用いた半導体
装置の断面図である。第１図において、セラミック基体
１の半導体素子載置部に半導体素子１２が載置固定され
、半導体素子１２の電極と基体の内部リードの電極との
間は、金属細線１３で接続後、外部リード貫通用の穴８
があけられているキャップ７の貫通穴８にセラミック基
体１に突き当ててろう付けされている外部リード６を通
してキャップ７をセットし、キャップに付着された封止
用ガラス９を溶かして封止されている。
装置の断面図である。第１図において、セラミック基体
１の半導体素子載置部に半導体素子１２が載置固定され
、半導体素子１２の電極と基体の内部リードの電極との
間は、金属細線１３で接続後、外部リード貫通用の穴８
があけられているキャップ７の貫通穴８にセラミック基
体１に突き当ててろう付けされている外部リード６を通
してキャップ７をセットし、キャップに付着された封止
用ガラス９を溶かして封止されている。
第２図は第１図のキャップが平板であったのに対し、キ
ャンプ１７け半導体素子載置部に対応する部分に凹みを
つけて、封着相手のセラミック基体】１の方の凹みを簡
単にした第２の実施例である。
ャンプ１７け半導体素子載置部に対応する部分に凹みを
つけて、封着相手のセラミック基体】１の方の凹みを簡
単にした第２の実施例である。
ト１発明の効果
本発明では、半導体装置製造工程において、パッケージ
のキャップの穴に外部リードを通してセットするだけで
、正確な位置合せができるので、従来のような封止治具
を不要とする。また、外部リードの根元を封止ガラスキ
ャップで押えるので。
のキャップの穴に外部リードを通してセットするだけで
、正確な位置合せができるので、従来のような封止治具
を不要とする。また、外部リードの根元を封止ガラスキ
ャップで押えるので。
リード付は強度が増大する。さらに１ガラスでキャップ
の接着をしているので、ろう付は用のＡｕ−８ｎなどを
用いないので材料費の低減ができる。よって本発明によ
り、作業性がよく、信頼性の高い半導体装置用バクケー
ジが安価に得られる。
の接着をしているので、ろう付は用のＡｕ−８ｎなどを
用いないので材料費の低減ができる。よって本発明によ
り、作業性がよく、信頼性の高い半導体装置用バクケー
ジが安価に得られる。
なお、筆２の実施例では、第１の実施例に比べて、パッ
ケージ製造工程の剛域ができる。これは、セラミック基
体を形成するのに従来は段底３層のセラミック板を積層
する必要があるが、第２の実施例では２層のｆＲｔｆＡ
で済むので、製造工程が簡単で低コストとなる。
ケージ製造工程の剛域ができる。これは、セラミック基
体を形成するのに従来は段底３層のセラミック板を積層
する必要があるが、第２の実施例では２層のｆＲｔｆＡ
で済むので、製造工程が簡単で低コストとなる。
第１図は本発明の第１実施例半導体装置用パッケージを
用いた半導体装置の断面図、第２図は第２実施例に係る
半導体装置の断面図、第３図（ａ）。 （ｂ）はそれぞれ従来の半導体装置用パッケージのセラ
ミック基体の平面図および断面図である。 １．１１・・・・・・セラミック基体、２・・・・・・
半導体素子載置部、３・・・・・・内部リード電極、４
・・・・・・＠薄部、５・・・・・・ストッパ、６・・
・・・・外部リード、７．１７・・・・・・キャップ、
８・・・・・・外部リード貫通用穴、９・・・・・・封
着ガラス、１２・・・・・・半導体素子、１３・・・・
・・金桟心 、５ 閏
用いた半導体装置の断面図、第２図は第２実施例に係る
半導体装置の断面図、第３図（ａ）。 （ｂ）はそれぞれ従来の半導体装置用パッケージのセラ
ミック基体の平面図および断面図である。 １．１１・・・・・・セラミック基体、２・・・・・・
半導体素子載置部、３・・・・・・内部リード電極、４
・・・・・・＠薄部、５・・・・・・ストッパ、６・・
・・・・外部リード、７．１７・・・・・・キャップ、
８・・・・・・外部リード貫通用穴、９・・・・・・封
着ガラス、１２・・・・・・半導体素子、１３・・・・
・・金桟心 、５ 閏
Claims (1)
- 外部リード貫通用の穴が呟けられたキャップを有するこ
とを特徴とする半導体装置用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10286484A JPS60246656A (ja) | 1984-05-22 | 1984-05-22 | 半導体装置用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10286484A JPS60246656A (ja) | 1984-05-22 | 1984-05-22 | 半導体装置用パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246656A true JPS60246656A (ja) | 1985-12-06 |
Family
ID=14338775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10286484A Pending JPS60246656A (ja) | 1984-05-22 | 1984-05-22 | 半導体装置用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097318A (en) * | 1988-04-04 | 1992-03-17 | Hitachi, Ltd. | Semiconductor package and computer using it |
| CN100464414C (zh) * | 2003-02-24 | 2009-02-25 | 三菱电机株式会社 | 半导体元件的锡焊方法与半导体装置 |
-
1984
- 1984-05-22 JP JP10286484A patent/JPS60246656A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097318A (en) * | 1988-04-04 | 1992-03-17 | Hitachi, Ltd. | Semiconductor package and computer using it |
| CN100464414C (zh) * | 2003-02-24 | 2009-02-25 | 三菱电机株式会社 | 半导体元件的锡焊方法与半导体装置 |
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