JPH1070208A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 極性表示が簡単に行えかつ半導体集積回路装
置の製造コストを低減する。 【解決手段】 半導体素子１を搭載する素子搭載面２ａ
およびこれの反対側の非素子搭載面２ｂを備えかつ半導
体素子１と電気的に接続する薄膜引出し電極４が形成さ
れた第１セラミック基板２と、第１セラミック基板２と
対向して設けられかつ半導体素子１と電気的に接続する
薄膜引出し電極４が形成された対向面５ａおよびこれの
反対側の露出面５ｂを備えた第２セラミック基板５と、
半導体素子１を収容する貫通孔１１ａを備えた第３セラ
ミック基板１１と、非素子搭載面２ｂおよび露出面５ｂ
に形成された薄膜外部端子６と、薄膜引出し電極４と薄
膜外部端子６とを電気的に接続する薄膜側面電極７とを
有し、ダイオード本体部１２の表面１２ａに薄膜外部端
子６によって極性を表示する極性表示部６ａを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、極性表示部を形成した小形ダイオード（半
導体素子を搭載した小形ダイオード）などの面実装形の
半導体集積回路装置およびその製造方法に関する。

【０００２】

【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。

【０００３】面実装形の半導体集積回路装置の一例であ
る半導体素子を搭載したダイオード（チップダイオード
とも呼ぶ）には、リード線と半導体素子（ペレット）と
ガラススリーブとからなるＤＨＤ（ダブルヘットダイオ
ード）と、リードフレーム上に固定した半導体素子の電
極とリードフレームとをワイヤボンディングによって接
続し、その後樹脂封止を行った樹脂封止形ダイオードと
がある。

【０００４】ここで、前記半導体集積回路装置の製造方
法の一例として、前記樹脂封止形ダイオードの製造方法
について説明する。

【０００５】まず、リードフレーム上に、銀ペースト層
あるいは金・シリコン共晶合金層などの導電層を介して
半導体素子をマウンティングする。

【０００６】続いて、半導体素子の電極とリードフレー
ムとを金線またはアルミニウム線などの金属ワイヤによ
ってボンディングする。

【０００７】その後、リードフレームを金型にセット
し、エポキシやシリコーンなどの樹脂を注入して全体を
樹脂により成型封止する。

【０００８】なお、樹脂封止型の半導体集積回路装置な
どの電子部品については、例えば、株式会社工業調査
会、１９８０年１月１５日発行、「ＩＣ化実装技術（日
本マイクロエレクトロニクス協会編）」、１３５〜１５
６頁に記載されており、そこでは半導体集積回路装置の
種々のパッケージ（封止）方法の説明に関連して、リー
ドを有する樹脂封止型の半導体集積回路装置が紹介され
ている。

【０００９】

【発明が解決しようとする課題】ところが、前記した技
術におけるＤＨＤや樹脂封止形ダイオードなどの半導体
集積回路装置では、益々小形化が図られており、さら
に、その外部表面には外部端子を形成しなければならな
い。

【００１０】その結果、前記半導体集積回路装置の外部
表面に極性表示を行うのが困難であることが問題とされ
る。

【００１１】また、極性表示のためのマーキング工程が
必要となるため、半導体集積回路装置の製造工程に無駄
があり、前記マーキング工程が半導体集積回路装置の製
造コストを高めていることも問題とされる。

【００１２】本発明の目的は、極性表示が簡単に行えか
つ製造コストを低減するダイオードなどの半導体集積回
路装置およびその製造方法を提供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１５】すなわち、本発明の半導体集積回路装置
は、半導体素子を搭載する素子搭載面およびこれの反対
側の非素子搭載面を備えかつ前記半導体素子の電極と電
気的に接続する薄膜引出し電極が前記素子搭載面に形成
された素子搭載基板と、前記素子搭載基板と対向して設
けられかつ前記素子搭載基板の素子搭載面と対向する対
向面およびこれの反対側の露出面を備えた対向部材と、
前記非素子搭載面または前記露出面のうちの少なくとも
何れか一方の面に形成された薄膜外部端子と、前記薄膜
引出し電極と前記薄膜外部端子とを電気的に接続しかつ
前記素子搭載基板または前記対向部材のうちの何れか一
方の側面もしくは両側面に形成された薄膜側面電極とを
有し、前記素子搭載基板と前記対向部材とを備えた本体
部の表面に、極性を表示する極性表示部が設けられてい
るものである。

【００１６】これにより、半導体集積回路装置の薄膜外
部端子の極性を一目で正確かつ迅速に判断することがで
きる。

【００１７】なお、本発明の半導体集積回路装置は、半
導体素子を搭載する素子搭載面およびこれの反対側の非
素子搭載面を備えかつ前記半導体素子の一方の電極と電
気的に接続する薄膜引出し電極が前記素子搭載面に形成
された素子搭載基板と、前記素子搭載基板と対向して設
けられかつ前記半導体素子の他方の電極と電気的に接続
する薄膜引出し電極が形成された対向面およびこれの反
対側の露出面を備えた対向部材である対向基板と、前記
非素子搭載面または前記露出面のうちの少なくとも何れ
か一方の面に形成された薄膜外部端子と、前記薄膜引出
し電極と前記薄膜外部端子とを電気的に接続しかつ前記
素子搭載基板または前記対向基板のうちの何れか一方の
側面もしくは両側面に形成された薄膜側面電極とを有
し、前記素子搭載基板と前記対向部材とを備えた本体部
の表面に極性を表示する極性表示部が設けられているも
のである。

【００１８】また、本発明の半導体集積回路装置の製造
方法は、前記素子搭載基板の非素子搭載面と前記対向部
材の露出面との両面または何れか一方の面において前記
薄膜外部端子を形成する工程、前記素子搭載基板に形成
された薄膜引出し電極と前記半導体素子の電極とを電気
的に接続させて前記半導体素子を前記素子搭載基板に搭
載する工程、前記薄膜外部端子と前記薄膜引出し電極と
を前記薄膜側面電極によって電気的に接続する工程、前
記素子搭載基板と前記対向部材とを備えた本体部の表面
に極性を表示する極性表示部を形成する工程を含むもの
である。

【００１９】さらに、本発明の半導体集積回路装置の製
造方法は、所定数の前記素子搭載基板に対応した基板領
域を有する第１板部材と所定数の前記対向部材である対
向基板に対応した基板領域を有する第２板部材とを準備
する工程、前記第１板部材の素子搭載基板の素子搭載面
と前記第２板部材の対向基板の対向面とにおいてそれぞ
れの前記素子搭載面および前記対向面に同一側の外周端
部から基板内方に向けて前記薄膜引出し電極を形成する
工程、前記素子搭載基板の非素子搭載面または対向基板
の露出面のうちの少なくとも何れか一方の面の所定箇所
に前記薄膜外部端子を形成する工程、前記本体部の表面
に極性を表示する極性表示部を形成する工程、前記素子
搭載基板の薄膜引出し電極と前記半導体素子の一方の電
極とを電気的に接続させて前記半導体素子を前記素子搭
載基板に搭載する工程、前記対向基板の薄膜引出し電極
と前記半導体素子の他方の電極とを電気的に接続させか
つ前記対向基板により前記半導体素子を封止する工程、
前記第１および第２板部材を各々の薄膜引出し電極が形
成された外周端部に沿って切断して前記素子搭載基板と
前記対向基板との側面を露出させる工程、前記素子搭載
基板または前記対向基板のうちの何れか一方の側面もし
くは両側面に薄膜側面電極を形成して、前記薄膜引出し
電極と前記薄膜外部端子とを電気的に接続する工程を含
むものである。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２１】図１は本発明による半導体集積回路装置の
構造の実施の形態の一例を示す外観斜視図、図２は本発
明による半導体集積回路装置の構造の実施の形態の一例
を一部破断して示す斜視図、図３は本発明の半導体集積
回路装置の製造方法における第１板部材の構造の実施の
形態の一例を示す図であり、（ａ）はその斜視図、
（ｂ）は第１板部材における切り欠きの部分拡大断面
図、図４は本発明の半導体集積回路装置の製造方法にお
ける第２板部材の構造の実施の形態の一例を示す斜視
図、図５は本発明の半導体集積回路装置の製造方法にお
ける第３板部材の構造の実施の形態の一例を示す部分拡
大斜視図、図６は本発明の半導体集積回路装置の製造方
法におけるスクリーン印刷の実施の形態の一例を示す概
念図、図７は本発明の半導体集積回路装置の製造方法に
おける第１板部材の構造の実施の形態の一例を示す斜視
図、図８は本発明の半導体集積回路装置の製造方法にお
ける第１板部材の構造の実施の形態の一例を示す部分拡
大斜視図、図９は本発明の半導体集積回路装置の製造方
法における第２板部材の構造の実施の形態の一例を示す
部分拡大斜視図である。

【００２２】本実施の形態による半導体集積回路装置
は、半導体素子１を搭載しかつリードフレームを有して
いない面実装形のものであり、ここでは、その一例とし
て、半導体素子１を搭載した２極の角形かつ小形のダイ
オード（チップダイオードまたはシリコンダイオードと
も呼ぶ）について説明する。

【００２３】前記ダイオードの構成は、半導体素子１を
搭載する素子搭載面２ａおよびこれの反対側の非素子搭
載面２ｂを備えかつ半導体素子１の第１電極１ａ（一方
の電極）と電気的に接続する薄膜引出し電極４が素子搭
載面２ａに形成された第１セラミック基板２（素子搭載
基板）と、半導体素子１を覆うとともに第１セラミック
基板２と対向して設けられかつ半導体素子１の第２電極
１ｂ（他方の電極）とバンプ３を介して電気的に接続す
る薄膜引出し電極４が形成された対向面５ａおよびこれ
の反対側の露出面５ｂを備えた対向基板である第２セラ
ミック基板５（対向部材）と、第１セラミック基板２と
第２セラミック基板５との間に配置されかつ半導体素子
１を収容する貫通孔１１ａを備えた第３セラミック基板
１１と、第１セラミック基板２の非素子搭載面２ｂまた
は第２セラミック基板５の露出面５ｂのうちの少なくと
も何れか一方の面に形成された薄膜外部端子６と、薄膜
引出し電極４と薄膜外部端子６とを電気的に接続しかつ
第１セラミック基板２または第２セラミック基板５のう
ちの何れか一方の側面２ｃ，５ｃもしくは両方の側面２
ｃ，５ｃに形成された薄膜側面電極７とからなり、第１
セラミック基板２と第２セラミック基板５と第３セラミ
ック基板１１とを備えたダイオード本体部１２（本体
部）の表面１２ａに、極性を表示する極性表示部６ａが
設けられている。

【００２４】すなわち、本実施の形態のダイオードに
は、図２に示すように、１つの半導体素子１が搭載さ
れ、さらに、図１に示すように、ダイオード本体部１２
の左右両端に１つずつ合計２つの薄膜外部端子６が設け
られている。

【００２５】また、本実施の形態のダイオードは、その
ダイオード本体部１２の表面１２ａに形成された極性表
示部６ａが薄膜外部端子６によって形成されている。

【００２６】ここで、図１に示す本実施の形態のダイオ
ードでは、向かって左側の薄膜外部端子６がアノード側
（陽極側）であり、また、向かって右側の薄膜外部端子
６がカソード側（陰極側）である。

【００２７】ただし、前記ダイオードは、図２に示す半
導体素子１を収容する際に、その収容方向によってアノ
ード側とカソード側、すなわち、極性方向が決定される
ため、図１に示すダイオードにおいて、極性方向が本実
施の形態のものと反対になる場合もある。

【００２８】また、前記ダイオードは、薄膜外部端子６
に形成された極性表示部６ａによって前記２つの薄膜外
部端子６の形状または面積がお互いに異なって形成され
ており、本実施の形態においては、図１に示すダイオー
ドの向かって右側の薄膜外部端子６に極性表示部６ａが
設けられている。

【００２９】つまり、本実施の形態のダイオードは、向
かって右側の薄膜外部端子６の端子幅が、向かって左側
の薄膜外部端子６の端子幅よりも広く形成されており、
右側の薄膜外部端子６において端子幅を広げた箇所が極
性表示部６ａである。

【００３０】その結果、半導体素子１を収容する際に、
半導体素子１が有する極性方向に基づいて、その収容方
向を所定方向に向けて収容することにより、ダイオード
本体部１２におけるアノード側とカソード側とが決定さ
れ、これにより、本実施の形態においては、向かって右
側の端子幅の広い薄膜外部端子６をカソード側とするこ
とができ、さらに、向かって左側の端子幅の狭い薄膜外
部端子６をアノード側とすることができる。

【００３１】これにより、前記ダイオードの製造終了
後、前記ダイオードの向きを変えても薄膜外部端子６に
形成された極性表示部６ａによってアノード側とカソー
ド側とを見分ける（判別する）ことができる。

【００３２】また、本実施の形態のダイオードにおける
ダイオード本体部１２は、３枚のセラミックからなる基
板、すなわち、第１セラミック基板２と第３セラミック
基板１１と第２セラミック基板５とが積層された構造を
有し、第３セラミック基板１１のほぼ中央付近に設けら
れた貫通孔１１ａに半導体素子１を収容している。

【００３３】さらに、半導体素子１は第３セラミック基
板１１の貫通孔１１ａ内において第１セラミック基板２
上に搭載されている。すなわち、第１セラミック基板２
に形成された薄膜引出し電極４が半導体素子１の裏面電
極である第１電極１ａ（一方の電極）と電気的に接続さ
れている。

【００３４】一方、半導体素子１の表面電極である第２
電極１ｂ（他方の電極）は、第２セラミック基板５に形
成された薄膜引出し電極４とバンプ３を介して電気的に
接続されている。

【００３５】なお、第１セラミック基板２に形成された
薄膜引出し電極４と、第２セラミック基板５に形成され
た薄膜引出し電極４とが、お互いに相反する方向の側面
２ｃまたは側面５ｃに向けて配置されるように、第１セ
ラミック基板２と第２セラミック基板５とをそれぞれ配
置する。

【００３６】また、本実施の形態のダイオードにおいて
は、ダイオード本体部１２における第１セラミック基板
２の非素子搭載面２ｂと対向基板である第２セラミック
基板５（対向部材）の露出面５ｂとの両面に極性表示部
６ａが設けられている場合を説明する。

【００３７】すなわち、アウタリード部である薄膜外部
端子６が第１セラミック基板２の非素子搭載面２ｂの端
部２ｄと第２セラミック基板５の露出面５ｂの端部５ｄ
との両者に形成されている。

【００３８】ただし、薄膜外部端子６は、第１セラミッ
ク基板２の非素子搭載面２ｂと第２セラミック基板５の
露出面５ｂのうちの少なくとも何れか一方の面に形成さ
れていればよい。

【００３９】また、本実施の形態においては、薄膜側面
電極７が第１セラミック基板２の側面２ｃと第２セラミ
ック基板５の側面５ｃと第３セラミック基板１１の側面
１１ｂとの３者に形成された場合を説明する。

【００４０】ここで、薄膜側面電極７は、薄膜外部端子
６が第１セラミック基板２の非素子搭載面２ｂと第２セ
ラミック基板５の露出面５ｂのうちの何れか一方の面に
だけ形成されている場合には、第１セラミック基板２の
側面２ｃと第２セラミック基板５の側面５ｃのうちの少
なくとも何れか一方の面に形成され、最低限インナリー
ド部である薄膜引出し電極４とアウタリード部である薄
膜外部端子６とを電気的に接続していればよい。

【００４１】なお、本実施の形態の素子搭載基板または
対向基板は、耐熱性が必要とされるため、セラミックな
どの耐熱性の高い材料によって形成されていることが好
ましい。

【００４２】また、薄膜引出し電極４または薄膜外部端
子６は、好ましくは、スクリーン印刷によって形成され
るものであり、その際に、ペースト１０ｃ（図６参照）
として、例えば、銀−パラジウムなどを用いる。

【００４３】ただし、薄膜引出し電極４または薄膜外部
端子６は、両者ともスクリーン印刷に限らず、蒸着など
によって付着形成してもよく、何れか一方をスクリーン
印刷で形成し、他方を蒸着によって形成してもよい。

【００４４】さらに、薄膜側面電極７は、好ましくは、
浸漬（ディップ）方法によって付着形成されるものであ
り、その際にも、例えば、銀−パラジウムなどを用い
る。

【００４５】なお、薄膜側面電極７についても、前記浸
漬方法以外のスクリーン印刷や蒸着などによって形成し
てもよい。

【００４６】次に、本実施の形態による半導体集積回路
装置（ダイオード）の製造方法について説明する。

【００４７】まず、図３（ａ）に示すように、所定数の
第１セラミック基板２に対応した第１基板領域８ａ（基
板領域）を有する第１板部材８を準備する。

【００４８】同様に、図４に示すように、所定数の第２
セラミック基板５に対応した第２基板領域１３ａ（基板
領域）を有する第２板部材１３を準備する。

【００４９】さらに、図５に示すように、所定数の第３
セラミック基板１１に対応した第３基板領域１４ａ（基
板領域）を有する第３板部材１４を準備する。

【００５０】なお、第１板部材８、第２板部材１３およ
び第３板部材１４において、少なくとも第１基板領域８
ａ、第２基板領域１３ａおよび第３基板領域１４ａはセ
ラミック材によって形成され、所定数かつ所定の大きさ
の第１セラミック基板２、第２セラミック基板５および
第３セラミック基板１１を切断可能なように、前記各々
の３枚の基板の外周部２ｅ，５ｅ，１１ｃには、それぞ
れの外周部２ｅ，５ｅ，１１ｃに沿った多数の切り欠き
であるＶ溝９（図３（ｂ）参照）が形成されている。

【００５１】ここで、前記切り欠きは、Ｖ溝９に限ら
ず、第１板部材８、第２板部材１３および第３板部材１
４の切断を容易にするものであれば、他の形状からなる
ものであっても良く、また、前記切り欠きは、特に、形
成されていなくても良い。

【００５２】続いて、図７に示すように、第１板部材８
の多数の第１セラミック基板２の素子搭載面２ａにおい
て、それぞれの素子搭載面２ａに同一側の外周端部２ｆ
から基板内方２ｇに向けて薄膜引出し電極４を形成す
る。

【００５３】同様の方法で、第２板部材１３の多数の第
２セラミック基板５の対向面５ａのそれぞれに薄膜引出
し電極４を形成する。

【００５４】この時、第１セラミック基板２と第２セラ
ミック基板５との薄膜引出し電極４をスクリーン印刷に
よって形成し、続いて焼成などの熱処理を行う。

【００５５】なお、スクリーン印刷は、図６に示すよう
に、箆であるスキージ１０ａによって銀−パラジウムな
どのぺースト１０ｃをスクリーン１０ｂを介して転写塗
布するものである。

【００５６】ここで、スクリーン１０ｂは、例えば、メ
ッシュ状のステンレス鋼などによって形成され、スクリ
ーン枠１０ｄによって保持されている。

【００５７】さらに、スクリーン１０ｂには、乳剤１０
ｅが塗布されており、乳剤１０ｅが塗布された箇所はぺ
ースト１０ｃが通過せず、乳剤１０ｅが塗布されていな
い箇所だけぺースト１０ｃが通過する。

【００５８】これにより、第１セラミック基板２と第２
セラミック基板５とに薄膜引出し電極４の形成を行うこ
とができる。

【００５９】なお、本実施の形態のダイオードは、第１
セラミック基板２の非素子搭載面２ｂおよび第２セラミ
ック基板５の露出面５ｂの両者に薄膜外部端子６を形成
するため、第１セラミック基板２と第２セラミック基板
５とに薄膜引出し電極４を形成した後、第１セラミック
基板２の非素子搭載面２ｂおよび第２セラミック基板５
の露出面５ｂに薄膜外部端子６の形成を行う。

【００６０】つまり、図８に示すように、第１板部材８
の第１基板領域８ａに有した多数の第１セラミック基板
２の非素子搭載面２ｂにおいて、その所定箇所、ここで
は、各々の第１セラミック基板２の薄膜引出し電極４が
形成された方向とほぼ直角を成す方向の両側の端部２ｄ
（図２参照）に、薄膜外部端子６をスクリーン印刷によ
って形成する。

【００６１】さらに、本実施の形態では、ダイオード本
体部１２の表面１２ａに、ダイオードの極性を表示する
極性表示部６ａを薄膜外部端子６によって形成する。

【００６２】なお、本実施の形態では、スクリーン印刷
によって２つの薄膜外部端子６を形成する際に、これと
同じ工程において、何れか一方の薄膜外部端子６に極性
表示部６ａを形成する。

【００６３】ただし、薄膜外部端子６の形成と、極性表
示部６ａの形成とは別の工程によって形成してもよい。

【００６４】また、２つの薄膜外部端子６を形成する
（設ける）際に、極性表示部６ａによって前記２つの薄
膜外部端子６をお互いに異なった形状もしくは面積に形
成する。

【００６５】ここで、本実施の形態のダイオードでは、
図８に示すように、１枚の第１セラミック基板２の非素
子搭載面２ｂにおける２つの薄膜外部端子６の端子幅
が、お互いに異なるように全ての非素子搭載面２ｂに対
して薄膜外部端子６を形成する。

【００６６】すなわち、図８に示す第１板部材８におい
ては、極性表示部６ａを形成した方の薄膜外部端子６の
端子幅が広くなっている。

【００６７】これにより、各々の第１セラミック基板２
の非素子搭載面２ｂの両側の端部２ｄにおいて、所定の
１方向（薄膜引出し電極４が形成された方向とほぼ直角
を成す方向）に、かつ、２つの薄膜外部端子６の端子幅
がお互いに異なるように形成されたことになる。

【００６８】なお、２つの薄膜外部端子６の端子幅を異
なって形成するには、図４に示すスクリーン１０ｂにお
ける転写箇所の形状を、予め、お互いの端子幅を異なっ
て形成することに対応した形状としておく。

【００６９】すなわち、スクリーン１０ｂにおいて２つ
の薄膜外部端子６を形成する転写箇所のそれぞれの形状
は、お互いに異なった形状である。

【００７０】ここで、薄膜外部端子６を形成した後、薄
膜外部端子６に焼成などの熱処理を行う。

【００７１】また、同様の方法によって、図９に示すよ
うに、第２板部材１３の第２基板領域１３ａに有した多
数の第２セラミック基板５の露出面５ｂに、前記同様、
２つの薄膜外部端子６を形成する。

【００７２】すなわち、第２セラミック基板５の露出面
５ｂにおいて、その所定箇所、ここでは、各々の第１セ
ラミック基板２の薄膜引出し電極４が形成された方向と
ほぼ直角を成す方向の両側の端部５ｄ（図２参照）に、
薄膜外部端子６をスクリーン印刷によって形成する。

【００７３】さらに、前記同様、ダイオードの極性を表
示する極性表示部６ａを薄膜外部端子６によって形成す
る。

【００７４】これにより、各々の第２セラミック基板５
の露出面５ｂの両側の端部５ｄにおいて、所定の１方向
（薄膜引出し電極４が形成された方向とほぼ直角を成す
方向）に、かつ、２つの薄膜外部端子６の端子幅がお互
いに異なるように形成されたことになる。

【００７５】ここで、第２セラミック基板５について、
２つの薄膜外部端子６の端子幅をお互いに異なるように
形成する際に、幅の広い薄膜外部端子６と幅の狭い薄膜
外部端子６との薄膜引出し電極４に対しての位置関係
を、第１セラミック基板２の場合と反対にする。

【００７６】その結果、第１セラミック基板２と第２セ
ラミック基板５とを積層させて、図１または図２に示す
ダイオード本体部１２を組み立てた際に、第１セラミッ
ク基板２の非素子搭載面２ｂと第２セラミック基板５の
露出面５ｂとにおいて、向かって左側の薄膜外部端子６
同士、あるいは、向かって右側の薄膜外部端子６同士の
端子幅をそれぞれ同じ幅にすることができる（左側の薄
膜外部端子６と右側の薄膜外部端子６とでは、端子幅が
異なっている）。

【００７７】なお、第２セラミック基板５における薄膜
外部端子６の形成後、薄膜外部端子６に対しても焼成な
どの熱処理を行う。

【００７８】その後、第１板部材８における第１セラミ
ック基板２と第３板部材１４における第３セラミック基
板１１との位置を合わせ、耐熱性を有したエポキシ系の
接着剤などを用いて、第１セラミック基板２の素子搭載
面２ａに第３セラミック基板１１を接合する。

【００７９】すなわち、第１板部材８と第３板部材１４
とを接合する。

【００８０】続いて、第３板部材１４の各々の第３セラ
ミック基板１１に設けられた貫通孔１１ａに、各々１つ
ずつ半導体素子１を所定方向に向けて搬入し、第１セラ
ミック基板２の素子搭載面２ａに半導体素子１を搭載す
る。

【００８１】ここで、本実施の形態においては、半導体
素子１の裏面電極である第１電極１ａと、第１セラミッ
ク基板２の素子搭載面２ａに形成された薄膜引出し電極
４とをはんだぺーストまたは銀ペーストなどの導電性接
合材によって接合する。

【００８２】これにより、半導体素子１の第１電極１ａ
と素子搭載面２ａの薄膜引出し電極４とを電気的に接続
する。

【００８３】その後、第２セラミック基板５に形成され
た薄膜引出し電極４と半導体素子１の第２電極１ｂ（他
方の電極）とを電気的に接続させるとともに、第２セラ
ミック基板５により半導体素子１を覆って封止する。

【００８４】すなわち、第２板部材１３における第２セ
ラミック基板５と第３板部材１４における第３セラミッ
ク基板１１との位置を合わせ、第２セラミック基板５の
対向面５ａと第３セラミック基板１１とを接合する。

【００８５】これにより、第２板部材１３と第３板部材
１４とを接合する。

【００８６】なお、第２セラミック基板５に形成された
薄膜引出し電極４と半導体素子１の第２電極１ｂとの接
続には、前記同様、はんだぺーストまたは銀ペーストな
どの導電性接合材を用い、さらに、第２セラミック基板
５と第３セラミック基板１１との接合には、耐熱性を有
したエポキシ系の接着剤などを用いる。

【００８７】ここで、第２セラミック基板５と第３セラ
ミック基板１１とを接合する際には、第２セラミック基
板５の露出面５ｂに形成された極性表示部６ａを含む幅
の広い薄膜外部端子６と第１セラミック基板２の非素子
搭載面２ｂに形成された極性表示部６ａを含む幅の広い
薄膜外部端子６とが、また、第２セラミック基板５の露
出面５ｂに形成された幅の狭い薄膜外部端子６と第１セ
ラミック基板２の非素子搭載面２ｂに形成された幅の狭
い薄膜外部端子６とがお互いに同じ側に配置されるよう
に接合する。

【００８８】この際、第１セラミック基板２の素子搭載
面２ａに形成された薄膜引出し電極４と、第２セラミッ
ク基板５に形成された薄膜引出し電極４とは、お互いに
相反する方向の側面２ｃまたは側面５ｃに向けて配置さ
れる。

【００８９】その後、第１板部材８および第２板部材１
３を各々の薄膜引出し電極４が形成された外周端部２ｆ
に沿って切断して、第１セラミック基板２と第２セラミ
ック基板５との側面２ｃ，５ｃを露出させる。

【００９０】つまり、第１板部材８の各々の第１セラミ
ック基板２において（第３板部材１４もしくは第２板部
材１３についても同様）、薄膜引出し電極４と直角を成
す方向の外周部２ｅだけ、第２板部材１３および第３板
部材１４を含めて第１セラミック基板２ごとに切断す
る。これを第１クラッキングと呼ぶ。

【００９１】前記第１クラッキングによって、第１セラ
ミック基板２と第２セラミック基板５との側面２ｃ，５
ｃが露出する。

【００９２】この時、第１セラミック基板２、第２セラ
ミック基板５および第３セラミック基板１１ごとにその
外周部２ｅ，５ｅ，１１ｃに沿って多数の切り欠きであ
るＶ溝９が形成されるとともにＶ溝９に沿って切断する
ことにより、作業者がカッターなどの治工具を用いず
に、容易に切断することができる。

【００９３】なお、この時点で、本実施の形態において
は、対向する２つの切断面に複数個の薄膜引出し電極４
の断面が露出し、かつ複数枚の第１セラミック基板２
（第２セラミック基板５と第３セラミック基板１１とを
含む）が繋がったスティック状の部材が形成される。

【００９４】その後、第１セラミック基板２の両側の側
面２ｃと第２セラミック基板５の両側の側面５ｃとに浸
漬方法によって薄膜側面電極７を付着形成する。

【００９５】これにより、薄膜引出し電極４と、非素子
搭載面２ｂおよび露出面５ｂの薄膜外部端子６とを薄膜
側面電極７によって電気的に接続することができる。

【００９６】その結果、薄膜外部端子６や薄膜側面電極
７によって、本実施の形態によるダイオードをプリント
基板などの実装基板に実装した際に、実装基板の配線な
どと電気的な接合を図ることができる。

【００９７】その後、複数枚の第１セラミック基板２
（第２セラミック基板５と第３セラミック基板１１とを
含む）が繋がった前記スティック状の部材において、薄
膜引出し電極４と平行な方向の外周部２ｅを切断する。
これを第２クラッキングと呼ぶ。

【００９８】これにより、各々の第１セラミック基板２
ごとの切断が終了し、ダイオード単体の形状、すなわ
ち、図１に示すダイオード本体部１２を形成できる。

【００９９】その結果、図１に示すように、向かって右
側の薄膜外部端子６をカソード側とし、向かって左側の
薄膜外部端子６をアノード側とするダイオードを形成す
ることができる。

【０１００】なお、必要であれば、図１に示すような薄
膜前面電極１５（これと対向する背面側も同様）を浸漬
法などを用いて形成してもよいが、工程を減らすため
に、薄膜前面電極１５は形成しない方が好ましい（これ
と対向する背面側も同様）。

【０１０１】その後、切断されたダイオードに電気めっ
き（バレルめっきとも呼ぶ）などのめっき処理を行う。

【０１０２】これは、銀−パラジウムからなる薄膜外部
端子６および薄膜側面電極７の各々の表面に、Ｎｉめっ
き、はんだめっきの順序でめっき処理を行うものであ
る。

【０１０３】これによって、ダイオードをプリント基板
などの実装基板に実装した際に、ダイオードと実装基板
との接合条件を向上させることができる。

【０１０４】また、Ｎｉめっきを行なうことによって、
はんだの食われ現象を防止することができる。

【０１０５】その後、ダイオードの特性検査を行い、良
品、不良品の選別を行なう。

【０１０６】さらに、良品のダイオードをテーピング
し、梱包を行って出荷する。

【０１０７】なお、本実施の形態によるダイオードは、
第１クラッキングが終了した時点で、それぞれが側面２
ｃ、側面５ｃおよび側面１１ｂからなる２つ（１つの場
合もある）の切断面を有し、かつ非素子搭載面２ｂおよ
び露出面５ｂが四辺形のものであり、さらに、対向する
２つの前記切断面に薄膜引出し電極４の断面が露出して
いるものである。

【０１０８】また、第１板部材８（第２板部材１３また
は第３板部材１４も含む）において第１セラミック基板
２の外周部２ｅにＶ溝９などの切り欠きが形成されてい
ない場合、第１クラッキングまたは第２クラッキング時
には、カッターなどの治工具を用いて切断を行う。

【０１０９】さらに、前記ダイオードについては、第１
セラミック基板２の非素子搭載面２ｂおよび第２セラミ
ック基板５の露出面５ｂの両者に薄膜外部端子６を形成
する場合を説明した。

【０１１０】これは、薄膜外部端子６を非素子搭載面２
ｂと露出面５ｂとの両面に形成することにより、前記ダ
イオードをプリント基板などの実装基板に搭載する際の
作業性を向上させるためのものである。

【０１１１】つまり、薄膜外部端子６が非素子搭載面２
ｂと露出面５ｂとの両面に形成されていれば、ダイオー
ドを搭載する際に、表裏面（非素子搭載面２ｂと露出面
５ｂのこと）の何れを前記実装基板側に向けて実装させ
てもよい。

【０１１２】しかし、薄膜外部端子６は、必ずしも非素
子搭載面２ｂと露出面５ｂとの両面に形成する必要はな
く、何れかの面に形成されていればよい。

【０１１３】例えば、第２セラミック基板５の露出面５
ｂだけに薄膜外部端子６を形成する場合、前記した本実
施の形態による半導体集積回路装置（ダイオード）の製
造方法において、非素子搭載面２ｂに薄膜外部端子６を
形成する工程は省略することができる。

【０１１４】なお、非素子搭載面２ｂだけに薄膜外部端
子６を形成する場合についても、前記した露出面５ｂだ
けに薄膜外部端子６を形成する場合と同様であることは
言うまでもなく、さらに、何れの場合であっても、本実
施の形態のダイオードは、薄膜外部端子６によって極性
表示部６ａが形成されていなければならない（非素子搭
載面２ｂまたは露出面５ｂの何れかの面に形成された薄
膜外部端子６において、２つの薄膜外部端子６の端子幅
が異なっていなければならない）。

【０１１５】本実施の形態のダイオード（半導体集積回
路装置）およびその製造方法によれば、以下のような作
用効果が得られる。

【０１１６】すなわち、前記ダイオードのダイオード本
体部１２の表面１２ａに極性表示部６ａが形成されてい
ることにより、前記ダイオードの薄膜外部端子６の極性
を一目で正確かつ迅速に判断することができる。

【０１１７】また、極性表示部６ａを薄膜外部端子６に
よって形成することにより、マーキングによる極性表示
を行う必要が無くなる。

【０１１８】これにより、マーキング用のスペースが不
要になるため、本実施の形態のような小形かつ薄形化を
図ったダイオードにおいても、僅かなスペースで薄膜外
部端子６によって極性を表示できる。

【０１１９】したがって、薄膜外部端子６を形成可能な
スペースを有したダイオードであれば、薄膜外部端子６
によって極性表示を簡単に行うことができる。

【０１２０】また、マーキングによる極性表示を行わな
いことにより、極性表示のためのマーキング工程を削除
することができる。

【０１２１】その結果、ダイオードの製造工程を短縮す
ることができ、これにより、ダイオードの製造性におけ
るスループットを向上させることができる。

【０１２２】さらに、ダイオードの製造工程を短縮する
ことができるため、ダイオードの製造コストを低減でき
る。

【０１２３】また、本実施の形態のダイオードのよう
に、極性表示部６ａによって２つの薄膜外部端子６の形
状または面積がお互いに異なって形成されている（本実
施の形態のダイオードでは、２つの薄膜外部端子６のお
互いの端子幅が異なっている）ことにより、２種類の極
性（アノード側とカソード側）を容易に見分ける（判別
する）ことができる。

【０１２４】なお、薄膜外部端子６によって極性表示部
６ａを形成する際、薄膜外部端子６を形成するのと同時
に極性表示部６ａを形成することにより、極性表示部６
ａを形成するためだけの極性表示形成工程を削除でき
る。

【０１２５】すなわち、スクリーン印刷などによって薄
膜外部端子６の製造中、同時に極性表示部６ａを形成す
ることにより、極性表示部６ａを形成するためだけの極
性表示形成工程を削除できる。

【０１２６】その結果、ダイオードの製造工程を短縮す
ることができ、これにより、ダイオードの製造性におけ
るスループットを向上させることができるとともに、ダ
イオードの製造コストを低減することができる。

【０１２７】また、第１セラミック基板２の集合体であ
る第１板部材８および第２セラミック基板５の集合体で
ある第２板部材１３において、薄膜引出し電極４および
薄膜外部端子６をスクリーン印刷によって形成すること
により、薄膜引出し電極４および薄膜外部端子６をバッ
チ処理で形成することができる。

【０１２８】これにより、ダイオードもバッチ処理で製
造することができるため、ダイオードの製造性を向上さ
せることができ、かつ、そのスループットを向上させる
ことができる。

【０１２９】また、本実施の形態のダイオードにおいて
は、そのダイオード本体部１２における第１セラミック
基板２の非素子搭載面２ｂと対向基板である第２セラミ
ック基板５（対向部材）の露出面５ｂとの両面に極性表
示部６ａが設けられていることにより、前記ダイオード
を実装基板などに実装した後でも、必ず非素子搭載面２
ｂか露出面５ｂの何れか一方の面が上方を向くため、そ
の極性を確認（判別）することができる。

【０１３０】さらに、第１板部材８または第２板部材１
３における各々の第１セラミック基板２または第２セラ
ミック基板５の外周部２ｅ，５ｅに沿って切り欠きであ
るＶ溝９が形成されていることにより、第１板部材８ま
たは第２板部材１３を切断して第１セラミック基板２ま
たは第２セラミック基板５を形成する際に、切断工具な
どを用いることなく、容易にかつ正確な形状に切断する
ことができる。

【０１３１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。

【０１３２】例えば、前記実施の形態による半導体集積
回路装置（ダイオード）の製造方法においては、第１セ
ラミック基板（以降、第２および第３セラミック基板も
含む）を第１板部材（以降、第２および第３板部材も含
む）から切断して形成する場合について説明したが、前
記第１セラミック基板は、予め、１つの半導体集積回路
装置に対応した所定の大きさに形成されたものであって
もよい。

【０１３３】この場合、予め、１つの半導体集積回路装
置に対応した所定の大きさの第１セラミック基板と第２
セラミック基板と第３セラミック基板とを準備し、その
後、前記実施の形態で説明した半導体集積回路装置の製
造方法と同様の製造方法を用いることにより、前記実施
の形態において説明した半導体集積回路装置と同様のも
のを製造することができる。

【０１３４】その際、前記実施の形態で説明した第１ク
ラッキングおよび第２クラッキングを省略可能であるこ
とは言うまでもない。

【０１３５】また、前記実施の形態においては、素子搭
載基板が第１セラミック基板の場合について説明した
が、前記素子搭載基板は耐熱性を有するものであれば、
エポキシ系の樹脂などによって形成されたプリント基板
などであってもよい。

【０１３６】なお、前記実施の形態においては、２つの
薄膜外部端子のうち、極性表示部が形成された方の薄膜
外部端子の端子幅が広い場合について説明したが、極性
表示部の形状については種々のものが考えられる。

【０１３７】ここで、図１０に示す他の実施の形態のダ
イオードは、薄膜外部端子６によって形成された極性表
示部６ａが四角形でかつ露出面５ｂの内方に突出してお
り、これが形成されていることにより、例えば、向かっ
て右側の薄膜外部端子６がカソード側と判断するもので
ある。

【０１３８】さらに、図１１に示す他の実施の形態のダ
イオードは、極性表示部６ａとして薄膜外部端子６が局
部的に除去された（ここでは凹形に除去されている）も
のであり、これが形成されていることにより、例えば、
向かって右側の薄膜外部端子６がカソード側と判断する
ものである。

【０１３９】また、図１２に示す他の実施の形態のダイ
オードは、薄膜外部端子６によって形成された極性表示
部６ａが円形でかつ露出面５ｂの内方に突出しており、
これが形成されていることにより、例えば、向かって右
側の薄膜外部端子６がカソード側と判断するものであ
る。

【０１４０】なお、図１０〜図１２に示すダイオードに
おいても、前記実施の形態のダイオードと同様の作用効
果を得ることができる。

【０１４１】また、前記実施の形態で説明した半導体集
積回路装置（ダイオード）および図１０〜図１２に示し
たダイオードは、図１３に示す他の実施の形態のダイオ
ードのような構造を有するものであってもよい。

【０１４２】ここで、図１３に示すダイオードは、素子
搭載基板である第１セラミック基板２と対向して設けら
れた対向部材がエポキシ系の樹脂などによって形成され
た封止部１６の場合であり、封止部１６が第１セラミッ
ク基板２の素子搭載面２ａと対向する対向面１６ａおよ
びこれの反対側の露出面１６ｂとを備えている。

【０１４３】さらに、第１セラミック基板２の非素子搭
載面２ｂまたは封止部１６の露出面１６ｂのうちの少な
くとも何れか一方の面に薄膜外部端子６が形成されてい
る（図１３に示すダイオードにおいては、非素子搭載面
２ｂと露出面１６ｂとの両面に薄膜外部端子６が形成さ
れている）。

【０１４４】また、半導体素子１が同一側（ここでは表
面側）に２つの電極を有しているため、第１セラミック
基板２の素子搭載面２ａが、２つの薄膜外部端子とそれ
ぞれに接続する２つの薄膜引出し電極４、すなわち、２
極用の２つの薄膜引出し電極４を備えている。

【０１４５】なお、図１３に示すダイオードにおけるそ
の他の構造については、図１および図２に示す前記実施
の形態のダイオードと同様であるため、その重複説明は
省略する。

【０１４６】したがって、素子搭載基板である第１セラ
ミック基板２と対向部材である封止部１６とを備えたダ
イオード本体部１７（本体部）の表面１７ａに、薄膜外
部端子６の極性を表示する極性表示部６ａが設けられて
おり、向かって右側の薄膜外部端子６に極性表示部６ａ
が形成されているため、その端子幅の方が向かって左側
の薄膜外部端子６の端子幅よりも広く形成されている。

【０１４７】ここで、図１３に示すダイオードの構造
は、前記実施の形態のダイオード（図１および図２参
照）における対向部材である第２セラミック基板５を封
止部１６に置き換えるとともに第３セラミック基板１１
を削除するものである。

【０１４８】これにより、図１３に示すダイオードの製
造方法についても、対向部材である前記第２セラミック
基板５を封止部１６に置き換えるとともに前記第３セラ
ミック基板１１の製造工程を削除した製造方法にすれば
よく、図１３に示すダイオードのその他の製造方法は、
前記実施の形態のダイオード（図１および図２参照）の
製造方法と同じである。

【０１４９】なお、図１３に示すダイオードにおいて
も、前記実施の形態のダイオードと同様の作用効果を得
ることができる。

【０１５０】また、前記実施の形態のダイオードおよび
図１０〜図１３に示すダイオードは、極性表示部６ａを
非素子搭載面２ｂと露出面５ｂ，１６ｂとの両面に備え
ていてもよいし、何れか一方の面にだけ備えていてもよ
い。

【０１５１】ただし、両面に備えている方が実装基板な
どに実装後、極性を判別するうえでは好ましい。

【０１５２】また、前記実施の形態のダイオードおよび
図１０〜図１３に示すダイオードでは、極性表示部６ａ
を薄膜外部端子６によって形成する場合について説明し
たが、極性表示部６ａは必ずしも薄膜外部端子６によっ
て形成する必要はなく、例えば、非導電性のマーキング
材などによって形成してもよい。

【０１５３】すなわち、半導体集積回路装置に形成され
る薄膜外部端子の極性が、外見上、判断（判別）できる
ような極性表示部が、前記半導体集積回路装置の本体部
の表面に形成されていれば、前記極性表示部は薄膜外部
端子によって形成されていても、また、薄膜外部端子以
外の前記非導電性のマーキング材などによって形成され
ていてもよい。

【０１５４】さらに、前記実施の形態および他の実施の
形態においては、半導体集積回路装置が２極の（２つの
薄膜外部端子を有した）ダイオードの場合について説明
したが、前記半導体集積回路装置はコンデンサなどであ
ってもよく、さらに、３極のトランジスタ、あるいは、
４極以上の多数の薄膜外部端子を備えた他の半導体集積
回路装置であってもよい。

【０１５５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１５６】（１）．半導体集積回路装置の本体部の表
面に極性表示部が形成されていることにより、半導体集
積回路装置の薄膜外部端子の極性を一目で正確かつ迅速
に判断することができる。

【０１５７】（２）．極性表示部を薄膜外部端子によっ
て形成することにより、マーキングによる極性表示を行
う必要が無くなる。これにより、小形化を図った半導体
集積回路装置においても、僅かなスペースで薄膜外部端
子によって極性を表示できる。したがって、薄膜外部端
子によって極性表示を簡単に行うことができる。

【０１５８】（３）．マーキングによる極性表示を行わ
ないことにより、極性表示のためのマーキング工程を削
除することができる。その結果、半導体集積回路装置の
製造工程を短縮することができるため、その製造性にお
けるスループットを向上させることができる。さらに、
半導体集積回路装置の製造コストを低減できる。

【０１５９】（４）．半導体集積回路装置が２つの薄膜
外部端子を有するダイオードであり、極性表示部によっ
て前記２つの薄膜外部端子の形状または面積がお互いに
異なって形成されていることにより、２種類の極性（ア
ノード側とカソード側）を容易に見分ける（判別する）
ことができる。

【０１６０】（５）．薄膜外部端子によって極性表示部
を形成する際、薄膜外部端子を形成するのと同時に極性
表示部を形成することにより、極性表示部を形成するた
めだけの極性表示形成工程を削除できる。その結果、半
導体集積回路装置の製造工程を短縮することができ、か
つ、その製造性におけるスループットを向上できる。

【０１６１】（６）．素子搭載基板の集合体である第１
板部材および対向基板の集合体である第２板部材におい
て、薄膜引出し電極および薄膜外部端子をスクリーン印
刷によって形成することにより、薄膜引出し電極および
薄膜外部端子をバッチ処理で形成することができる。こ
れにより、半導体集積回路装置もバッチ処理で製造する
ことができるため、半導体集積回路装置の製造性を向上
させることができる。

【０１６２】（７）．半導体集積回路装置の本体部にお
ける素子搭載基板の非素子搭載面と対向部材の露出面と
の両面に極性表示部が設けられていることにより、半導
体集積回路装置を実装基板などに実装した後でも、その
極性を確認（判別）することができる。

【図面の簡単な説明】

【図１】本発明による半導体集積回路装置の構造の実施
の形態の一例を示す外観斜視図である。

【図２】本発明による半導体集積回路装置の構造の実施
の形態の一例を一部破断して示す斜視図である。

【図３】（ａ),（ｂ）は本発明の半導体集積回路装置の
製造方法における第１板部材の構造の実施の形態の一例
を示す図であり、（ａ）はその斜視図、（ｂ）は第１板
部材における切り欠きの部分拡大断面図ある。

【図４】本発明の半導体集積回路装置の製造方法におけ
る第２板部材の構造の実施の形態の一例を示す斜視図で
ある。

【図５】本発明の半導体集積回路装置の製造方法におけ
る第３板部材の構造の実施の形態の一例を示す部分拡大
斜視図である。

【図６】本発明の半導体集積回路装置の製造方法におけ
るスクリーン印刷の実施の形態の一例を示す概念図であ
る。

【図７】本発明の半導体集積回路装置の製造方法におけ
る第１板部材の構造の実施の形態の一例を示す斜視図で
ある。

【図８】本発明の半導体集積回路装置の製造方法におけ
る第１板部材の構造の実施の形態の一例を示す部分拡大
斜視図である。

【図９】本発明の半導体集積回路装置の製造方法におけ
る第２板部材の構造の実施の形態の一例を示す部分拡大
斜視図である。

【図１０】本発明の他の実施の形態である半導体集積回
路装置の構造の一例を示す斜視図である。

【図１１】本発明の他の実施の形態である半導体集積回
路装置の構造の一例を示す斜視図である。

【図１２】本発明の他の実施の形態である半導体集積回
路装置の構造の一例を示す斜視図である。

【図１３】本発明の他の実施の形態である半導体集積回
路装置の構造の一例を示す斜視図である。

【符号の説明】

１ 半導体素子 １ａ 第１電極（一方の電極） １ｂ 第２電極（他方の電極） ２ 第１セラミック基板（素子搭載基板） ２ａ 素子搭載面 ２ｂ 非素子搭載面 ２ｃ 側面 ２ｄ 端部 ２ｅ 外周部 ２ｆ 外周端部 ２ｇ 基板内方 ３ バンプ ４ 薄膜引出し電極 ５ 第２セラミック基板（対向部材） ５ａ 対向面 ５ｂ 露出面 ５ｃ 側面 ５ｄ 端部 ５ｅ 外周部 ６ 薄膜外部端子 ６ａ 極性表示部 ７ 薄膜側面電極 ８ 第１板部材 ８ａ 第１基板領域（基板領域） ９ Ｖ溝 １０ａ スキージ １０ｂ スクリーン １０ｃ ぺースト １０ｄ スクリーン枠 １０ｅ 乳剤 １１ 第３セラミック基板 １１ａ 貫通孔 １１ｂ 側面 １１ｃ 外周部 １２ ダイオード本体部（本体部） １２ａ 表面 １３ 第２板部材 １３ａ 第２基板領域（基板領域） １４ 第３板部材 １４ａ 第３基板領域（基板領域） １５ 薄膜前面電極 １６ 封止部（対向部材） １６ａ 対向面 １６ｂ 露出面 １７ ダイオード本体部（本体部） １７ａ 表面

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体素子を搭載してなる半導体集積回
   路装置であって、 前記半導体素子を搭載する素子搭載面およびこれの反対
   側の非素子搭載面を備え、かつ前記半導体素子の電極と
   電気的に接続する薄膜引出し電極が前記素子搭載面に形
   成された素子搭載基板と、 前記素子搭載基板と対向して設けられ、かつ前記素子搭
   載基板の素子搭載面と対向する対向面およびこれの反対
   側の露出面を備えた対向部材と、 前記非素子搭載面または前記露出面のうちの少なくとも
   何れか一方の面に形成された薄膜外部端子と、 前記薄膜引出し電極と前記薄膜外部端子とを電気的に接
   続し、かつ前記素子搭載基板または前記対向部材のうち
   の何れか一方の側面もしくは両側面に形成された薄膜側
   面電極とを有し、 前記素子搭載基板と前記対向部材とを備えた本体部の表
   面に、極性を表示する極性表示部が設けられていること
   を特徴とする半導体集積回路装置。
2. 【請求項２】 半導体素子を搭載してなる半導体集積回
   路装置であって、 前記半導体素子を搭載する素子搭載面およびこれの反対
   側の非素子搭載面を備え、かつ前記半導体素子の一方の
   電極と電気的に接続する薄膜引出し電極が前記素子搭載
   面に形成された素子搭載基板と、 前記素子搭載基板と対向して設けられ、かつ前記半導体
   素子の他方の電極と電気的に接続する薄膜引出し電極が
   形成された対向面およびこれの反対側の露出面を備えた
   対向部材である対向基板と、 前記非素子搭載面または前記露出面のうちの少なくとも
   何れか一方の面に形成された薄膜外部端子と、 前記薄膜引出し電極と前記薄膜外部端子とを電気的に接
   続し、かつ前記素子搭載基板または前記対向基板のうち
   の何れか一方の側面もしくは両側面に形成された薄膜側
   面電極とを有し、 前記素子搭載基板と前記対向部材とを備えた本体部の表
   面に、極性を表示する極性表示部が設けられていること
   を特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置であって、前記本体部の表面に前記薄膜外部端子に
   よって前記極性表示部が形成されていることを特徴とす
   る半導体集積回路装置。
4. 【請求項４】 請求項１，２または３記載の半導体集積
   回路装置であって、２つの薄膜外部端子が設けられると
   ともに、前記極性表示部によって前記２つの薄膜外部端
   子の形状または面積がお互いに異なって形成されたダイ
   オードであることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項１，２，３または４記載の半導体
   集積回路装置であって、前記本体部における素子搭載基
   板の非素子搭載面と対向部材の露出面との両面に前記極
   性表示部が設けられていることを特徴とする半導体集積
   回路装置。
6. 【請求項６】 請求項１，２，３，４または５記載の半
   導体集積回路装置の製造方法であって、 前記素子搭載基板の非素子搭載面と前記対向部材の露出
   面との両面または何れか一方の面において前記薄膜外部
   端子を形成する工程、 前記素子搭載基板に形成された薄膜引出し電極と前記半
   導体素子の電極とを電気的に接続させて前記半導体素子
   を前記素子搭載基板に搭載する工程、 前記薄膜外部端子と前記薄膜引出し電極とを前記薄膜側
   面電極によって電気的に接続する工程、 前記素子搭載基板と前記対向部材とを備えた本体部の表
   面に、極性を表示する極性表示部を形成する工程、 を含むことを特徴とする半導体集積回路装置の製造方
   法。
7. 【請求項７】 請求項１，２，３，４，５または６記載
   の半導体集積回路装置の製造方法であって、 所定数の前記素子搭載基板に対応した基板領域を有する
   第１板部材と所定数の前記対向部材である対向基板に対
   応した基板領域を有する第２板部材とを準備する工程、 前記第１板部材の素子搭載基板の素子搭載面と前記第２
   板部材の対向基板の対向面とにおいて、それぞれの前記
   素子搭載面および前記対向面に同一側の外周端部から基
   板内方に向けて前記薄膜引出し電極を形成する工程、 前記素子搭載基板の非素子搭載面または対向基板の露出
   面のうちの少なくとも何れか一方の面の所定箇所に前記
   薄膜外部端子を形成する工程、 前記本体部の表面に極性を表示する極性表示部を形成す
   る工程、 前記素子搭載基板の薄膜引出し電極と前記半導体素子の
   一方の電極とを電気的に接続させて前記半導体素子を前
   記素子搭載基板に搭載する工程、 前記対向基板の薄膜引出し電極と前記半導体素子の他方
   の電極とを電気的に接続させ、かつ前記対向基板により
   前記半導体素子を封止する工程、 前記第１および第２板部材を各々の薄膜引出し電極が形
   成された外周端部に沿って切断して前記素子搭載基板と
   前記対向基板との側面を露出させる工程、 前記素子搭載基板または前記対向基板のうちの何れか一
   方の側面もしくは両側面に薄膜側面電極を形成して、前
   記薄膜引出し電極と前記薄膜外部端子とを電気的に接続
   する工程を含むことを特徴とする半導体集積回路装置の
   製造方法。
8. 【請求項８】 請求項６または７記載の半導体集積回路
   装置の製造方法であって、前記本体部の表面に前記薄膜
   外部端子によって前記極性表示部を形成し、前記極性表
   示部を形成する際に、前記薄膜外部端子の形成と同じ工
   程もしくは別の工程において前記極性表示部を形成する
   ことを特徴とする半導体集積回路装置の製造方法。
9. 【請求項９】 請求項６，７または８記載の半導体集積
   回路装置の製造方法であって、ダイオードとして２つの
   薄膜外部端子を設けるとともに、前記極性表示部によっ
   て前記２つの薄膜外部端子の形状または面積をお互いに
   異なって形成することを特徴とする半導体集積回路装置
   の製造方法。