JPS60242754A - パルストランス駆動回路 - Google Patents
パルストランス駆動回路Info
- Publication number
- JPS60242754A JPS60242754A JP9930884A JP9930884A JPS60242754A JP S60242754 A JPS60242754 A JP S60242754A JP 9930884 A JP9930884 A JP 9930884A JP 9930884 A JP9930884 A JP 9930884A JP S60242754 A JPS60242754 A JP S60242754A
- Authority
- JP
- Japan
- Prior art keywords
- pulse transformer
- transmission
- amplifier circuit
- terminal
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dc Digital Transmission (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ローカルエリアネットワークの送受信装置に
適するパルストランス駆動回路に関する。
適するパルストランス駆動回路に関する。
第２図は従来例のパルストランス駆動回路のブロック構
成図である。従来のパルストランス駆動回路は第２図に
示すように差動増幅回路１ｏ、終端抵抗２０、終端抵抗
３ｏ、パルストランス４０．反転増幅器１００、データ
セレクタ１１０および差動増幅回路１２０で構成されて
いる。このパルストランス駆動回路は差動増幅回路１ｏ
の入力１１にバースト信号が入力されると、差動増幅回
路１ｏの一対の出力１２．１３に差動信号が現れ、これ
がパルストランス４ｏを駆動する。送信時にはデータセ
レクタ１１０の入力１１１に入力する信号によってデー
タセレクタ１１０は入力１１３を選択して差動増幅回路
１２０の入力１２１に入力１１のバースト信号を加える
ので、差動増幅回路１０の出力と差動増幅回路１２２の
出力とは同相でパルストランス４０を駆動する。一方非
送信時にはデータセレクタ１１０の入力１１１に入力す
る信号によってデータセレクタ１１０は１１２に入力す
る信号、すなわち入力１１のバースト信号を反転増幅器
１００で反転した信号を選択するので、差動増幅回路１
２０の入力１２１には入力１１のバースト信号と逆相の
バースト信号とが加えられて信号が打ち消され、パルス
トランス４０には電流は流れない。しかし実際には差動
増幅回路１０と差動増幅回路１２０との特性のばらつき
によって出力１２の電圧と出力１３の電圧は等しくなら
ないので、非送信時にもパルストランス４０にはわずか
に電流が流れ、しかもこれが連続的に同一方向に流れて
、パルストランス４０が磁気飽和を起こし、送信側開始
時にひずみを生じる欠点があった。
成図である。従来のパルストランス駆動回路は第２図に
示すように差動増幅回路１ｏ、終端抵抗２０、終端抵抗
３ｏ、パルストランス４０．反転増幅器１００、データ
セレクタ１１０および差動増幅回路１２０で構成されて
いる。このパルストランス駆動回路は差動増幅回路１ｏ
の入力１１にバースト信号が入力されると、差動増幅回
路１ｏの一対の出力１２．１３に差動信号が現れ、これ
がパルストランス４ｏを駆動する。送信時にはデータセ
レクタ１１０の入力１１１に入力する信号によってデー
タセレクタ１１０は入力１１３を選択して差動増幅回路
１２０の入力１２１に入力１１のバースト信号を加える
ので、差動増幅回路１０の出力と差動増幅回路１２２の
出力とは同相でパルストランス４０を駆動する。一方非
送信時にはデータセレクタ１１０の入力１１１に入力す
る信号によってデータセレクタ１１０は１１２に入力す
る信号、すなわち入力１１のバースト信号を反転増幅器
１００で反転した信号を選択するので、差動増幅回路１
２０の入力１２１には入力１１のバースト信号と逆相の
バースト信号とが加えられて信号が打ち消され、パルス
トランス４０には電流は流れない。しかし実際には差動
増幅回路１０と差動増幅回路１２０との特性のばらつき
によって出力１２の電圧と出力１３の電圧は等しくなら
ないので、非送信時にもパルストランス４０にはわずか
に電流が流れ、しかもこれが連続的に同一方向に流れて
、パルストランス４０が磁気飽和を起こし、送信側開始
時にひずみを生じる欠点があった。
本発明は、非送信時にパルストランスを流れる電流を制
限して、磁気飽和を無くし送信開始時のひずみを低減し
たパルストランス駆動回路を提供することを目的とする
。
限して、磁気飽和を無くし送信開始時のひずみを低減し
たパルストランス駆動回路を提供することを目的とする
。
本発明は、信号入力端子とこの信号入力端子に接続され
一対の差動出力をもつエミッタ接地差動増幅回路と、こ
の一対の差動出力にそれぞれ一方の端子が接続され、他
方の端子が接地された２個の抵抗と、上記エミッタ接地
差動増幅回路の一対の差動出力間に接続されるパルスト
ランスの一次巻線端子とを備えたパルストランス駆動回
路において、ベースに外部からのセレクタ信号が入力さ
れコレクタが電源に接続された２個の同極性型のトラン
ジスタと、この２個の同極性型のトランジスタのそれぞ
れのエミッタに一方の端子が接続され他方の端子が上記
差動増幅回路の一対の差動出力のそれぞれに接続された
２個の電流制限抵抗とを備えたことを特徴とする。
一対の差動出力をもつエミッタ接地差動増幅回路と、こ
の一対の差動出力にそれぞれ一方の端子が接続され、他
方の端子が接地された２個の抵抗と、上記エミッタ接地
差動増幅回路の一対の差動出力間に接続されるパルスト
ランスの一次巻線端子とを備えたパルストランス駆動回
路において、ベースに外部からのセレクタ信号が入力さ
れコレクタが電源に接続された２個の同極性型のトラン
ジスタと、この２個の同極性型のトランジスタのそれぞ
れのエミッタに一方の端子が接続され他方の端子が上記
差動増幅回路の一対の差動出力のそれぞれに接続された
２個の電流制限抵抗とを備えたことを特徴とする。
本発明の回路は、パルストランスの一次巻線に駆動電流
を与えるエミッタ接地差動増幅回路の出力回路に、非送
信時にはその出力インピーダンスより低いインピーダン
スの回路で電源電圧を与えて、パルストランスの一次巻
線の両端子を強制的に電源電圧に固定して、非送信時に
その一次巻線に電流が流れないようにする。
を与えるエミッタ接地差動増幅回路の出力回路に、非送
信時にはその出力インピーダンスより低いインピーダン
スの回路で電源電圧を与えて、パルストランスの一次巻
線の両端子を強制的に電源電圧に固定して、非送信時に
その一次巻線に電流が流れないようにする。
本発明の実施例について図面を参照して説明する。
第１図は本発明一実施例パルストランス駆動回路のブロ
ック構成図である。第１図において、図外からバースト
信号が差動増幅回路１ｏの入力１１に入力される。この
差動増幅回路１０はエミッタ接地差動増幅回路により構
成されている。差動増幅回路１０の出力１２と出力１３
とはそれぞれ抵抗２ｏと抵抗３０との一方の端子に接続
される。抵抗２ｏと抵抗３゜との他の端子は接地される
。また差動増幅回路１゜の出力１２．１３はパルストラ
ンス４０に接続される。
ック構成図である。第１図において、図外からバースト
信号が差動増幅回路１ｏの入力１１に入力される。この
差動増幅回路１０はエミッタ接地差動増幅回路により構
成されている。差動増幅回路１０の出力１２と出力１３
とはそれぞれ抵抗２ｏと抵抗３０との一方の端子に接続
される。抵抗２ｏと抵抗３゜との他の端子は接地される
。また差動増幅回路１゜の出力１２．１３はパルストラ
ンス４０に接続される。
ここで本発明の特徴とするところは、一点鎖線で囲む電
圧印加部分である。すなわち、送信時にはローレベル以
下の信号が入力され、また非送信時にはハイレベル以上
の信号が入力される入力端子５０は、ＮＰＮ トランジ
スタ６０とＮＰＮ ）ランジスタフ０とのベースに接続
される。ＮＰＮ トランジスタ６０．７０のエミッタは
それぞれ電流制限用の抵抗８０．９０を介して差動増幅
回路１０の出力１２．１３に接続され、コレクタは正の
電源電圧Ｖｃｃに接続される。
圧印加部分である。すなわち、送信時にはローレベル以
下の信号が入力され、また非送信時にはハイレベル以上
の信号が入力される入力端子５０は、ＮＰＮ トランジ
スタ６０とＮＰＮ ）ランジスタフ０とのベースに接続
される。ＮＰＮ トランジスタ６０．７０のエミッタは
それぞれ電流制限用の抵抗８０．９０を介して差動増幅
回路１０の出力１２．１３に接続され、コレクタは正の
電源電圧Ｖｃｃに接続される。
このような構成のパルストランス駆動回路の動作につい
て説明する。入力１１にバースト信号が入力されると、
差動増幅回路１０の一対の出力１２．１３に差動出力が
現れ、これがパルストランス４０を駆動する。また送信
時にはセレクト入力端子５０にローレベルより低い電圧
が入力されるので、ＮＰＮトランジスタ６０およびＮＰ
Ｎ ｌ−ランジスタフ０はカットオフ状態になり、この
２個のトランジスタと電流制限用の抵抗８０．９０はパ
ルストランス４ｏの駆動に影響を与えない。
て説明する。入力１１にバースト信号が入力されると、
差動増幅回路１０の一対の出力１２．１３に差動出力が
現れ、これがパルストランス４０を駆動する。また送信
時にはセレクト入力端子５０にローレベルより低い電圧
が入力されるので、ＮＰＮトランジスタ６０およびＮＰ
Ｎ ｌ−ランジスタフ０はカットオフ状態になり、この
２個のトランジスタと電流制限用の抵抗８０．９０はパ
ルストランス４ｏの駆動に影響を与えない。
一方非送信時には、差動増幅回路１ｏの出力１２がハイ
レベルかローレベルまたはその逆になる。また非送信時
にはセレクト入力端子５０にハイレベル以上の電圧が入
力されて導通状態になる。したがヮてパルストランス４
０の一次巻線の両端は、それぞれ抵抗８０および９０を
介して、強制的に電源電圧Ｖｃｃに固定されることにな
り、パルストランス４０の一次巻線に電流が流れること
はない。このトランジスタ６０．７０の導通時のインピ
ーダンスおよび抵抗８０．９０は、エミッタ接地差動増
幅回路１０の出力インピーダンスより小さくなるように
設定することが有効である。かりに２個のトランジスタ
６０および７０の導通時の特性に相違があっても、抵抗
８０および９０を接続することにより通常のばらつきは
吸収できる。
レベルかローレベルまたはその逆になる。また非送信時
にはセレクト入力端子５０にハイレベル以上の電圧が入
力されて導通状態になる。したがヮてパルストランス４
０の一次巻線の両端は、それぞれ抵抗８０および９０を
介して、強制的に電源電圧Ｖｃｃに固定されることにな
り、パルストランス４０の一次巻線に電流が流れること
はない。このトランジスタ６０．７０の導通時のインピ
ーダンスおよび抵抗８０．９０は、エミッタ接地差動増
幅回路１０の出力インピーダンスより小さくなるように
設定することが有効である。かりに２個のトランジスタ
６０および７０の導通時の特性に相違があっても、抵抗
８０および９０を接続することにより通常のばらつきは
吸収できる。
上記例は、トランジスタ６０．７０がＮＰＮ型であり電
源電圧Ｖｃｃを正電位としたが、このトランジスタがＰ
ＮＰ型であり、電源電圧Ｖｃｃを負電圧としても同様に
本発明を′実施することができる。
源電圧Ｖｃｃを正電位としたが、このトランジスタがＰ
ＮＰ型であり、電源電圧Ｖｃｃを負電圧としても同様に
本発明を′実施することができる。
本発明は、以上説明したように、非送信時に電圧印加回
路および電流制限抵抗を設けることにより、非送信時に
パルストランスを流れる電流を制限して送信開始時のひ
ずみを低減することができる優れた効果がある。
路および電流制限抵抗を設けることにより、非送信時に
パルストランスを流れる電流を制限して送信開始時のひ
ずみを低減することができる優れた効果がある。
第１図は本発明一実施例パルストランス駆動回路のブロ
ック構成図。 第２図は従来例のパルストランス駆動回路のブロック構
成図。 １０．１２０−・・差動増幅回路、２ｏ、３ｏ、８ｏ、
９０・・・抵抗、４０・・・パルストランス、５ｏ・・
・セレクト端子、６ｏ、７０・・・ＮＰＮ トランジス
タ、１００・・・反転増幅器、１１０・・・データセレ
クタ。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝
ック構成図。 第２図は従来例のパルストランス駆動回路のブロック構
成図。 １０．１２０−・・差動増幅回路、２ｏ、３ｏ、８ｏ、
９０・・・抵抗、４０・・・パルストランス、５ｏ・・
・セレクト端子、６ｏ、７０・・・ＮＰＮ トランジス
タ、１００・・・反転増幅器、１１０・・・データセレ
クタ。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝
Claims (1)
- （１） 信号入力端子とこの信号入力端子に接続され一
対の差動出力とをもつエミッタ接地増幅回路と、この一
対の差動出力にそれぞれ一方の端子が接続され他方の端
子がそれぞれ接地された２個の終端抵抗と、 上記エミツタ接地差動増幅回路の一対の差動出力間に接
続されるパルストランスの一次巻線端子とを備えたパル
ストランス駆動回路において、ベースに外部からのセレ
クト信号が入力されコレクタが電源に接続された２個の
同極性型トランジスと、 この２個の同極性型トランジスタのそれぞれのエミツタ
に一方の端子が接続され他方の端子が上記差動増幅回路
の一対の差動出力のそれぞれに接続された２個の電流制
限抵抗と を備えたことを特徴とするパルストランス駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9930884A JPS60242754A (ja) | 1984-05-16 | 1984-05-16 | パルストランス駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9930884A JPS60242754A (ja) | 1984-05-16 | 1984-05-16 | パルストランス駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60242754A true JPS60242754A (ja) | 1985-12-02 |
Family
ID=14244000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9930884A Pending JPS60242754A (ja) | 1984-05-16 | 1984-05-16 | パルストランス駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113647A (ja) * | 1988-08-19 | 1990-04-25 | Ind Technol Res Inst | データ通信送受信機 |
-
1984
- 1984-05-16 JP JP9930884A patent/JPS60242754A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113647A (ja) * | 1988-08-19 | 1990-04-25 | Ind Technol Res Inst | データ通信送受信機 |
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