JPS60241244A - ピングリッドアレイ型半導体装置の製造方法 - Google Patents

ピングリッドアレイ型半導体装置の製造方法

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JPS60241244A
JPS60241244A JP59096535A JP9653584A JPS60241244A JP S60241244 A JPS60241244 A JP S60241244A JP 59096535 A JP59096535 A JP 59096535A JP 9653584 A JP9653584 A JP 9653584A JP S60241244 A JPS60241244 A JP S60241244A
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宏 舘
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体装置のパッケージ基板における電気系
統の信頼性向上に適用して有効な技術に関するものであ
る。
〔背景技術〕
基板が樹脂で形成されてなる、いわゆるピングリッドア
レイ型半導体装置は、セラミック基板を用いることによ
り形成している。
その際、基板の定位置にスルーホールを形成し該スルー
ホールを介してまたは該スルーホールに植設されている
外部端子を介して、搭載するベレットと電気的に接続さ
れている基板上面の配線から基板裏面の配線や外部へ電
気的導通を取り出している。
その場合、スルーホールの壁面には基板上面または下面
の銅等からなる配線と電気的に接続されている金等の金
属層を形成する必要がある。
ところ゛で１本発明者は高価なセラミック基板に替えて
、安価な樹脂基板を用いてビングリッドアレイ型半導体
装置を構成することに着目したが、この場合、次のよう
な問題があることを発見した。
前記金属層は余り厚く形成できないこと、それ故に物性
の異なる樹脂の表面に被着されている金属層は、温度サ
イクルにより比較的切断または剥れが生じ易く、特に基
板上面または下面に形成されている配線等のメタライズ
と配線層との接続部であるスルーホール開口部付近で特
に切断等が発生し易いということが本発明者により見い
出された。
なお、セラミックを用いたピングリットアレイ型パッケ
ージについては、雑誌「電子材料ｊ１９８２年８月号Ｐ
５４〜５５に示されている。
〔発明の目的〕
本発明の目的は、パッケージの樹脂基板における電気系
統に関し、半導体装置の信頼性向上に適用して有効な技
術を提供することにある。
本発明の他の目的は、前記半導体装置を製造するに好適
な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
すなわち、樹脂で形成されてなるビングリッドアレイ型
半導体装置のパッケージ基板に形成されている。該基板
上面または下面に形成されている配線等のメタライズと
電気的に接続されている金属層が壁面に被着されている
スルーホールについて、少くともメタライズと金属層と
の接続部であるスルーホール開口部を被覆するようにろ
う材を被着することにより、熱履歴等の物理的変化を受
けた場合に切断や剥れが生じ易い接続部を有効に保護す
ることができることにより、半導体装置の信頼性を向上
させることができるものである。
また、前記ろう材を被着する場合、溶融ろう材浴にパッ
ケージ基板全体または一部を浸漬することにより、スル
ーホールにおける毛管現象を利用しスルーホール開１コ
部付近または該開口部付近を含めたスルーホール全体に
ろう材を被着充填することができることによって、信頼
性の高い半導体装置の製造を容易に達成するものである
。
さらに、互いに接近するように構成されている１対のア
ームであって、一方の先端には密封用皿ガ、他方の先端
には該皿のほぼ中心を向いている基板支持部がそれぞれ
形成されている器具を提供することにより、前記半導体
装置の製造工程であるスルーホールへのろう材被着工程
において該器具でベレット取付部およびその近傍を密封
することができることより５１１．ペレット取付やワイ
ヤボンディングが行なわれた後の状態であってもフラッ
クスまたはろう材を内部に付着させることを防止するこ
とができ、結果として前記半導体装置を容易かつ確実に
製造することを達成するものである。
〔実施例１〕 第１図は、本発明による実施例１であるビングリッドア
レイ型半導体装置を、そのほぼ中心を通る面における断
面図で示したものである。
本実施例１の半導体装置は、そのパッケージ基板１が、
配線として銅等のメタライズ２が載設されているエポキ
シ樹脂で形成されてなるものであり、該基板上には、は
ぼ中央部にキャビティ３が形成されるようにアルミニウ
ムあるいはエポキシ樹脂からなるダム４が取り（＝Ｊけ
ら九でおり、該ダ１％　４の周囲の基板］には外部端子
である４２７０イ等からなるピン５がメタライズの一部
と電気的に接続した状態で植設されているものである。
そして、ダム４により°形成されているキャビティ３内
にはベレン１−６が、該ペレット６のポンディングパッ
ドと該キャビティ３内のメタライズとを金等のワイヤ７
で電気的に接続した状態で搭載されている。さらにベレ
ット６とワイヤ７とをシリコーンゲル８で封じ込んだ後
ダム４上面に接着剤９でアルミニウム製あるいはエポキ
シ樹脂製キャップ１０を取り付けることにより、キャビ
ティ４を封止してなるものである。
第２図は本実施例１の半導体装置のパッケージ基板１の
所定位置に形成されている電気的接続用のスルーホール
１１を、そのほぼ中心を通る面における断面図で示すも
のである。
前記スルーホール１１は基板１上面のメタライズ２から
、該スルーホール壁面に被着形成されている金等の金属
層１２を介して基板ｌ表面のメタライズ２ａへ電気的導
通を延長するために形成されているものである。通常は
、金等をメタライズ２および２ａと接触するようにめっ
き等でスルーホール１１壁面に被着することにより、金
属層１２を形成することで、または必要に応じてスルー
ホール１１開口部を樹脂で塞いで内部を保護するのみで
前記導通延長は達成されているものである。
しかし、一般にスルーホール１１開にめっき等で被着さ
れている金属層は余り厚く形成できないうえに物性の異
なる樹脂表面に被着されているため熱衝撃により、また
は温度サイクルにより切断等され導通不良を来すという
問題があり、それも開口部におけるメタライズ２等と該
金属層１２との接続箇所で特に切断等が起こり易ことが
見い出された。
本実施例１の半導体装置における基板に形成されている
電気的導通延長用のスルーホール１工は、第２図に示す
ように半田１３で開口部の接続箇所を十分に被覆さ−れ
、かつ全体に半田１３が充填された状態で形成されてな
るものである。
このようにスルーホールに半田１３を充填せしめること
により、切断し易い接続箇所を十分に補強すると同時、
スルーホール内の壁面に形成されてる金属層をも補強す
ることができるものである。
ちなみに、−５５℃に２０分間、常温に１０分間、さら
に１５０℃に２０分間の条件におく温度サイクル試験で
は、半田被着しないものが約１００サイクルであったも
のが被着することにより約１０．０００ザイクルまで耐
えつる性能を付与することができた。
なお、前記の如くスルーホール１１に半田１３を被着す
る方法としては、基板１の上部または下部を単に溶融半
田浴に浸漬するだけでよい。すなわち毛管現象の作用で
スルーホール１１全体に半田がすい上げられて及んで行
き、かつ半田の表面張力の作用で第２図に示す如き端部
形状で半田を被着することができるものである。
第３図（ａ）は、本実施例の半導体装置の基板ｌに形成
されている他のスルーホール１１を前記第２図に示すス
ルーホールと同様に断面図で示したものである。
本図に示すスルーホール１１には、実装基板の配線と電
気的に導通をとるためのピン５が挿入されているもので
あり、該ピン５は挿入部に形成されている連続した形状
で、または１または２具上の部分的に設けられている突
出部５ａがスルーホール１１全面により押え付けられる
状態で固定されていながら、なおピン５とスルーホール
１１の壁面との間には十分な空隙が確保されているもの
である。
それ故、前記第２図に示したスルーホール同様、基板上
部または下部を溶融半田芦に浸漬するのみで容易に図示
する形状で半田をスルーホール１１に被着することがで
きるものである。この場合、ピン５に錫等を被着し、半
田にぬれ易くしてお（とさらによい。
第３図の如き形状で半田を被着することにより、前記第
２図のスルーホールと同様に信頼性の向上を達成できる
以外に、ピン５を基板１に強固に固定することもできる
ものである。
なお、前記の如きスルーホール１１の壁面と一定の空隙
を確保した上で半田をすい上げてスルーホールを埋め、
気密を確保するとともにピン５を強く固定することがで
きる例としては、横断面が丸形状のスルーホールに、第
３図（ｂ）または（ｃ）に上面図で示す形状のピン５を
使用する場合、横断面が丸形状の一様な太さで形成され
ているピン５に対し、上面図が第３図（ｄ）または（、
）で形成されてなるスルーホールを適用する場合を、あ
げることができる。
第３図（ｂ）に示すピン５は、ピンの外周部５ｂより外
側にスルーホール１１の径にほぼ一致する位置まで延在
せられた４つの初出部５ａがピンの最上端に形成されて
なるものである。同図（ａ）に示すピン５では、突出部
５ａが最上端とスルーホール下端付近の２ケ所に設けら
れているものである。
前記形状のピン５を、横断面丸形状のスルーホール１１
に挿入して固定した場合であっても十分な空隙を確保で
きるものである。なお、半田にぬれ易くするためにピン
５を薄い錫等を予め被着したものとしてもよい（以下の
例でま同様であるが、説明を省略する）。
「第３図（ｃ）に示すピンは、同図（ｂ）と突出部５ａ
の形状のみ異なるものである。第３図（ｃ）に示すピン
は、突出部５ａが２方のみに形成された形状であるため
、リードを押し潰すだけで簡単に作ることができる利点
がある。
第３図（ｄ）は、四角形状のスルーホール１１を上面図
で示したものである。図中、二点鎖線で示した円形状の
ものはピン５であり、このようにピン５のスルーホール
挿入部が一様な太さの丸形状で形成されていてもスルー
ホール１１の壁面にの間に空隙１４が確保することがで
きるため、前記（ｂ）または（ｃ）図のピンを使用した
場合と同様の目的を達成できるものである。
第３図（ｅ）は、前記（ｄ）図に示すスルーホールと同
様の目的に使用しうるスルーホールを同じく上面図で示
したものである。
本図（ｅ）に示すスルーホール１１は、前記（ｄ）図に
示すスルーホールより大きな空隙１４が確保できるよう
な形状で形成されていることに特徴があるものである。
このように空隙１４を拡大することにより、半田がスル
ーホール１１内を移動する速さを増大せしめることがで
きることより、製造時間の短縮をも図ることができるも
のである。
さらに、半田を空隙１４を利用して吸い上げることによ
り、ピン５の取付は強度を向上し、かつパッケージの気
密性を保つことができる手段として、第３゛図（Ｆ）〜
（Ｊ）に示す形状を上げることができる。
第３図（Ｆ）　、ＣＧ＞および（Ｈ）は、夫々、断面形
状が円形状のスルーホール１１に断面形状が四角形、六
角形および三角形のピン５を挿入した例である。ピン５
は四角柱、六角柱、三角柱ぞあるが、第３図（ｂ）又は
（ｃ）に示したような六起５ａを付加しても良い。また
、図示以外の多角形状であってもよい。
第３図（Ｉ）および（Ｊ）はピン５にピンストッパ用カ
シメ５ａと基板製造時ビン抜けを防止しピンを基板に仮
止めしておくためのカシメ５ｃとを用いた例である。カ
シメ５ａはスルーホールより大きければ形状は先述した
例の他種々変更できる。カシメ５ｃはピン５を押し潰す
だけで作ることができる。
〔実施例２〕 第４図は、本発明による実施例２である半導体装置製造
用の器具をその使用態様をも含めた側面図で示したもの
である。本実施例２に示す器具は本発明による半導体装
置を製造するに使用して有効な器具である。また、使用
態様の理解容易のため、半導体装置としてはキャップ封
止前における前記実施例１の半導体装置を、それも断面
図のままで示しである。
本実施例２の器具１５は、途中交差し、その交差部にお
いて摺動可能な状態で鋲１６で結合されており、かつ一
方の先端には四角または丸等の形状の密閉用皿１７が、
他方の先端には基板支持部１８が設けられている一対の
アーム１９で形成されてなるもので、さらに各アーム他
端近傍′にはばね２０が、密閉用皿１７と支持部１８と
を接近せしめるよう付勢するように取り付けられてなる
ものである。
本実施例２の器具は、第４図に示す如く、半導体装置の
ペレット取付部およびメタライズ２の一部を含むキャビ
ティ３を密封して外部からの異物侵入を防ぎ、内部を保
護するための器具である。
すなわち、密封角皿１７の平坦面をダム４の上端面に載
置した状態で支持部１８を基板１の裏面に当てがい、ば
ね２１の力で強く押さえつけることにより該皿１７の平
坦面とダム４の上端面とを密着させることができるもの
である。なお、その際に皿１８の平坦面とダム４の上端
面との間にシリコングリース等を介在させることにより
、さらに密着性を向上させることも容易に行なうことが
できる。
以上説明した如く、第４図に示すように半導体装置のキ
ャビティ３内を密封することにより、前記実施例１で示
したようなスルーホールの半田被着処理を行なう場合は
、半導体装置を器具１５で挟持した状態のまま、半田フ
ラックス液中に浸漬することができ、さらにそのままの
状態で基板上部または下部を溶融半田浴に浸漬すること
ができるものである。それ故、キャビティ３内にペレッ
ト６を取り付け、さらにワイヤボンディング等を行なっ
た後であってもペレット等をフラックスまたは半田で汚
すことなく、前記処理を容易に行な。
うことが可能となる。
なお、本実施例２の器具はステンレス等の半田が付着さ
れにくい材料であれば如何なるもので形成したものであ
ってもよい。
また、皿１７の平坦面にはフッ素樹脂、シリコ−ン樹脂
等を被着して密着性を向上させることができる。
〔効果〕
（］）基板が樹脂で形成されてなるピングリッドアレイ
型半導体装置において、基板」二面または裏面に形成さ
れているメタライズと電気的に接続している金属層が被
着されているスルーホールについて、少なくともメタラ
イズと金属層との接続部にろう材を被着することによ′
す、該接続部を補強することができるので、該接続部に
おける金属層の切断等を防止することができる。
（２）ろう材をスルーホール全体に充填せしめ、かつ前
記接続部をも該ろう材で被着することにより、スルーホ
ール内の壁面の切断等をも防止できる。
（３）前記（１）および（２）により温度サイクル等の
熱衝撃に対して信頼性の高い半導体装置を提供できる。
（４）外部端子固定部であるスルーホールに、前記（２
）に示すようにろう材を被着することにより、外部端子
であるピンをも強固に固定することができる。
（５）基板スルーホールに、前記（２）の如くろう材を
被着する場合、基板」二部または下部を溶融ろう材浴に
浸漬することにより、毛管現象及び表面張力の作用で容
易に被着することができる。
（７）スルーホールが外部端子固定部であっても、スル
ーホール壁面と外部端子との間に空隙を設けておくこと
により、前記（５）と同様にろう材を被着することがで
きる。
（８）横断面がほぼ丸形状の外部端子のスルーホール挿
入部にぼぼ、スルーホールの壁面に接触する長さの突出
部を設けることにより、外部端子を機械的に固定した」
二で前記（７）を容易に実施することができる。
（９）横断面がほぼ丸形状の一様な太さで少なくともス
ルーホール挿入部が形成されている外部端子を、横断面
多角形状のスルーホールに植設することにより、前記（
８）と同様の効果が得られる。
（１０）一方の先端に密封用皿を有し、他方の先端に支
持部を有し、かつ互いに接近するように構成されている
一対のアームで形成されてなる器具を用い、該密封用皿
で基板上面のペレット取付部およびメタライズの一部を
密封保護することにより、ペレット取付部等をフラック
スまたはろう材で汚すことなく容易に前記（５）を行な
うことができる。
（ＩＪ）密封用皿が平坦面で形成されている器具を用い
、基板上面にキャビティを形成するように取り付けられ
ているダムの上端面に該皿の平坦面を載置密着すること
により、キャビティ内にペレットを取り付ける等の組立
を終了し、キャップ封止前の半導体装置であっても、ペ
レット等をフラックスまたはろう材で汚、すことなく容
易に前記（５）を行うことができる。
（１２）器具のアームを弾性材料で形成することにより
、連続した形状で形成できるので安価に該治具を製造す
ることができる。
（１３）器具のアームを、ばねを用いて互いに接近する
よいに付勢することにより、種々の材料で該器具を製造
することができる。　□ （１４）密封用皿の密着面にシリコーシ等の樹脂を被着
することにより、密閉性を向上させることができる。
（１５）ろう機して半田を使用することにより、安価な
半導体装置を提供することができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、基板ｌの材料としてはガラスエポキシ板等他
の樹脂板を用いることもできる。ピングリッドアレイ型
半導体装置としては、ダム周囲の基板面が露出した状態
のものを示したが、メタライズ等は半田レジスト等の樹
脂の保護膜を該基板上面に被着してもよいことは言うま
でもなく、ダムの巾を該基板側端部まで拡表して基板上
面全体を覆う形状にしぞ゛もよいことは同様である。
スルーホールに半田を被着するものとしては、スルーホ
ール全体に半田を充填したものについて示したが、スル
ーホール開口部付近のメタライズと金属層の接続箇所の
みに被着したものであってもよいことは言うまでもない
。
また、スルーホールに固定されているピンは前記実施例
で示した、２箇所の突出部で固定されるものに限るもの
でなく、１箇所、３箇所以上の突出部を有するかまたは
連続した形状であってもよい。
さらに、スルーホールの形状についても前記実施例に示
すものに限るものでない。
なお、前記実施例においては、半田を使用する場合につ
いてのみ説明したが、他のろう材をも使用できるもので
ある。
【図面の簡単な説明】
第１図は１本発明による実施例１である半導体装置を示
す断面図、 第２図は、本実施例１の半導体装置の基板に形成されて
いるスルーホールを示す断面図。 第３図（ａ）は、本実施例１の半導体装置の基板に形成
されている外部端子固定用の他のスルーホールを示す断
面図。 第３図（ｂ）は、外部端子として前記基板に形成されて
いるスルーホールに固定されるピンを示す上面図、 第３図（Ｃ）は、他のピンを示す上面図、第３図（ｄ）
は、前記基板に形成されている外部端子固定用のスルー
ホールを示す上面図、第３図（ｅ）は、他のスルーホー
ルを示す上面図、 第３図（ｆ）〜（ｊ）は他のピンを示す図、第４図は１
本発明による実施例２であるマスク治具を、使用状態で
示す側面図である。 ■・・・基板、２，２ａ・・・メタライズ、３・・・キ
ャビティ、４・・・ダム、５・・ピン、５ａ・・・突出
部、５ｂ・・外周部、６・・・ペレット、７・・・ワイ
ヤ、８・・・シリコーンゲル、９・・・接着剤、１０・
・・キャップ、１１・・・スルーホール、１２・・・金
属層、１３・・・半田、１４・・・空隙、Ｉ５・・・器
具、１６・・・鋲、１７・・・皿、１８・・・支持部、
１９・・・アーム、２０・・・ばね。 代理人　弁理士　直積　明夫 第　１　図 第　２　図 第　３　図

Claims (1)

  1. 【特許請求の範囲】 ■、基板上面または下面に形成されているメタライズと
    電気的に接続されている金属層が壁面に被着されてなる
    スルーホールを備えた樹脂基板で形成されてなるビング
    リッドアレイ型半導体装置において、少なくともメタラ
    イズと金属層との接触部にろう材が被着されてなること
    を特徴とする半導体装置。 ２、ろう材がスルーホールを充填していることを特徴と
    する特許請求の範囲第１項記載の半導体装置。 ３、スルーホールの一部又は全部が外部端子固定部であ
    ることを特徴とする特許請求の範囲第１項記載の半導体
    装置。 ４、外部端子がスルーホールの内壁との間に所定の空隙
    を形成する状態で固定されていることを特徴とする特許
    請求の範囲第１項、第２項または第３項の記載の半導体
    装置。 ５、外部端子のスルーホール挿入部がほぼ断面丸形状で
    形成され、かつスルーホールが断面多角形形状で形成さ
    れていることを特徴とする特許請求の範囲第４項記載の
    半導体装置。 ６、外部端子のスルーホール挿入部が、その少なくとも
    一部にスルーホール内壁面と接触することにより固定さ
    れうる突出部を有していることを特徴とする特許請求の
    範囲第４項記載の半導体装置。 ７、ペレット取付部周囲であってスルーホール形成部内
    側の基板上に、連続した形状のダムが所定巾で形成され
    ていることを特徴とする特許請求の範囲第１項記載の半
    導体装置。 ８、ろう材が半田であることを特徴とする特許請求の範
    囲第１項、第２項、第３項または第７項記載の半導体装
    置。 ９、基板上面または下面に形成されているメタライズと
    電気的に接続されている金属層が壁面に被着されてなる
    スルーホールを備えた樹脂基板で形成されてなるピング
    リッドアレイ型半導体装置の製造方法において、基板全
    体またはその一部を溶融口う材浴に浸漬することにより
    ろう材を少なくともメタライズと金属層との接続部に被
    着せしめることを特徴とする半導体装置の製造方法。 １０、基板の下部または上部を溶融ろう材浴に浸漬する
    ことにより、スルーホール全体にろう材を充填せしめる
    ことを特徴とする特許請求の範囲第９項記載の半導体装
    置の製造方法。 １１、外部端子が挿入されているスルーホールが、該ス
    ルーホール内壁と外部端子挿入部との間に形成されてい
    る空隙にろう材を充填せしめることを特徴とする特許請
    求の範囲第１０項記載の半導体装置の製造方法。 １２、ベレットが収納されているキャビティをキャップ
    で封止した後、スルーホールにろう材を充填せしめるこ
    とを特徴とする特許請求の範囲第９項。 第１０項または第１１項記載の半導体装置の製造　。 方法。 １３、ろう材が半田であることを特徴とする特許請求の
    範囲第９項、第１０項または第１１項記載の半導体装置
    の製造方法。 １４、ピングリットアレイ型半導体装置の樹脂基板に形
    成されているスルーホールにろう材を被着する工程で、
    基板上面のベレット取付部およびメタライズの該ベレッ
    トとの電気的接続部を密封して保護するために使用する
    器具において、一方の先端部には密封用皿が、他方の先
    端部には該皿のほぼ中心方向を向いた基板支持部がそれ
    ぞれ設けられている、互いに接近するように構成された
    １対のアームで形成されていることを特徴とする器具。 １５、密封用皿が平坦面で形成されていることを特徴と
    する特許請求の範囲第１４項記載の器具。 １６、少なくともアーム部が弾性材料で形成され、１対
    のアームが互いに接近するように構成されていることを
    特徴とする特許請求の範囲第１４項記載の器具。 １７、アームの一部に取り付けられているばねで１対の
    アームが互いに接近するように付勢されていることを特
    徴とする特許請求の範囲第１４項記載の器具。 １８、全体がステンレスで形成されていることを特徴と
    する特許請求の範囲第１４項記載の器具。
JP59096535A 1984-05-16 1984-05-16 ピングリッドアレイ型半導体装置の製造方法 Granted JPS60241244A (ja)

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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292352A (ja) * 1985-10-17 1987-04-27 Tanaka Denshi Kogyo Kk チツプオンボ−ドのリ−ドピン
JPS62219952A (ja) * 1986-03-20 1987-09-28 Ibiden Co Ltd 半導体塔載用基板
JPS6370448A (ja) * 1986-09-11 1988-03-30 Ibiden Co Ltd 半導体搭載用基板
JPS63158858A (ja) * 1986-12-22 1988-07-01 Ibiden Co Ltd 半導体搭載用基板の製造方法およびそれに用いられる治具板
JPH01117084A (ja) * 1987-10-29 1989-05-09 Nec Corp プラスチックピングリッドアレイパッケージ
US5036431A (en) * 1988-03-03 1991-07-30 Ibiden Co., Ltd. Package for surface mounted components
US5592025A (en) * 1992-08-06 1997-01-07 Motorola, Inc. Pad array semiconductor device
KR20030004644A (ko) * 2001-07-06 2003-01-15 홍성결 피지에이 패키지용 압착 리드핀

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS48101878A (ja) * 1972-04-03 1973-12-21
JPS509759U (ja) * 1973-05-24 1975-01-31
JPS50121258A (ja) * 1974-03-08 1975-09-23
JPS5256366A (en) * 1975-11-04 1977-05-09 Sony Corp Method of conducting bothhside printed substrate
JPS5810848A (ja) * 1981-07-14 1983-01-21 Toshiba Corp 混成集積回路用リ−ドピン
JPS58159355A (ja) * 1982-03-17 1983-09-21 Nec Corp 半導体装置の製造方法
JPS5982757A (ja) * 1982-11-04 1984-05-12 Toshiba Corp 半導体用ステムおよびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS48101878A (ja) * 1972-04-03 1973-12-21
JPS509759U (ja) * 1973-05-24 1975-01-31
JPS50121258A (ja) * 1974-03-08 1975-09-23
JPS5256366A (en) * 1975-11-04 1977-05-09 Sony Corp Method of conducting bothhside printed substrate
JPS5810848A (ja) * 1981-07-14 1983-01-21 Toshiba Corp 混成集積回路用リ−ドピン
JPS58159355A (ja) * 1982-03-17 1983-09-21 Nec Corp 半導体装置の製造方法
JPS5982757A (ja) * 1982-11-04 1984-05-12 Toshiba Corp 半導体用ステムおよびその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292352A (ja) * 1985-10-17 1987-04-27 Tanaka Denshi Kogyo Kk チツプオンボ−ドのリ−ドピン
JPS62219952A (ja) * 1986-03-20 1987-09-28 Ibiden Co Ltd 半導体塔載用基板
JPS6370448A (ja) * 1986-09-11 1988-03-30 Ibiden Co Ltd 半導体搭載用基板
JPS63158858A (ja) * 1986-12-22 1988-07-01 Ibiden Co Ltd 半導体搭載用基板の製造方法およびそれに用いられる治具板
JPH01117084A (ja) * 1987-10-29 1989-05-09 Nec Corp プラスチックピングリッドアレイパッケージ
US5036431A (en) * 1988-03-03 1991-07-30 Ibiden Co., Ltd. Package for surface mounted components
US5592025A (en) * 1992-08-06 1997-01-07 Motorola, Inc. Pad array semiconductor device
KR20030004644A (ko) * 2001-07-06 2003-01-15 홍성결 피지에이 패키지용 압착 리드핀

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