JPS6024053A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6024053A JPS6024053A JP58132601A JP13260183A JPS6024053A JP S6024053 A JPS6024053 A JP S6024053A JP 58132601 A JP58132601 A JP 58132601A JP 13260183 A JP13260183 A JP 13260183A JP S6024053 A JPS6024053 A JP S6024053A
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- JP
- Japan
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- transistor
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- semiconductor device
- well
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000001681 protective effect Effects 0.000 abstract 1
- 239000002344 surface layer Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
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- 229910052710 silicon Inorganic materials 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はスイッチング素子として機能するＭＯＳ）ラン
ジスタを有する半導体装置に関する。
ジスタを有する半導体装置に関する。
ＭＯＳ）ランジスタを入出力部のスイッチング素子とし
て用いる場合には、従来、ＭＯＳトランジスタのゲート
電圧を変化させることによってスイッチング制御を行な
っている。
て用いる場合には、従来、ＭＯＳトランジスタのゲート
電圧を変化させることによってスイッチング制御を行な
っている。
しかしながら、入出力部、特に入力部を前述した制御に
よるＭＯＳ）ランジスタで構成すると、ＭＯＳ）ランジ
スタのゲートに外部端子が直接接続されるため、外部端
子にノイズ（サージ電圧）が加わった場合、ゲート破壊
を招く欠点があった。このため、外部端子側に入力保護
回路を設けてサージ破壊を防止することが行なわれてい
るが、入力保護回路の付設による集積度の低下や付加コ
ストの高騰化を招く。
よるＭＯＳ）ランジスタで構成すると、ＭＯＳ）ランジ
スタのゲートに外部端子が直接接続されるため、外部端
子にノイズ（サージ電圧）が加わった場合、ゲート破壊
を招く欠点があった。このため、外部端子側に入力保護
回路を設けてサージ破壊を防止することが行なわれてい
るが、入力保護回路の付設による集積度の低下や付加コ
ストの高騰化を招く。
本発明は入力保護回路を設けずにサージ電圧によるゲー
ト破壊を防止し得るスイッチング素子として機能するＭ
ＯＳ）ランジスタを備えた高性能、高集積度の半導体装
置を提供しようとするものである。
ト破壊を防止し得るスイッチング素子として機能するＭ
ＯＳ）ランジスタを備えた高性能、高集積度の半導体装
置を提供しようとするものである。
本発明は半導体基体内又は絶縁層上に設けられた島状の
半導体層にＭＯＳ）ランジスタを形成し、制御手段によ
シ前記半導体層の電位を変化させて前記トランジスタの
スイッチング制御を行なうことによって既述した効果を
有する半導体装置を得ることを骨子とする。
半導体層にＭＯＳ）ランジスタを形成し、制御手段によ
シ前記半導体層の電位を変化させて前記トランジスタの
スイッチング制御を行なうことによって既述した効果を
有する半導体装置を得ることを骨子とする。
次に、本発明の実施例を第１図及び第２図を参照して説
明する。７ 第１図は本発明のスイッチング素子として機能するｎチ
ャンネルＭＯＳ）ランジスタを有する半導体装置の概略
図である。図中の１はｎ型シリコン基板であ）、この基
板１の主面には島状のｐ型半導体層（ｐ−ウェル）２が
設けられている。このｐ−ウェル２の表面にはｎ型のソ
ース、ドレイン領域３，４が互に電気的に分離して設け
られている。これらンース、ドレイン領域３，４間のｐ
−ウェル２上にはゲート酸化膜５を介してゲート電極６
が設けられている。
明する。７ 第１図は本発明のスイッチング素子として機能するｎチ
ャンネルＭＯＳ）ランジスタを有する半導体装置の概略
図である。図中の１はｎ型シリコン基板であ）、この基
板１の主面には島状のｐ型半導体層（ｐ−ウェル）２が
設けられている。このｐ−ウェル２の表面にはｎ型のソ
ース、ドレイン領域３，４が互に電気的に分離して設け
られている。これらンース、ドレイン領域３，４間のｐ
−ウェル２上にはゲート酸化膜５を介してゲート電極６
が設けられている。
こうし念構成によりｐ−ウェル２にｎチャンネルＭＯＳ
）ランジスタ’ｌ’ｒ（例えばしきい値電圧ｙｔ−ｈ１
，５Ｖ）が形成される。七穎坤陣；る；、なお、図中の
８はゲート配線、９はドレイン配線である。また、１０
はｐ−ウェル２の電位を変化させるための入力配線であ
り、ｐ−ウェル２の１−型掴徹１マに接続されている。
）ランジスタ’ｌ’ｒ（例えばしきい値電圧ｙｔ−ｈ１
，５Ｖ）が形成される。七穎坤陣；る；、なお、図中の
８はゲート配線、９はドレイン配線である。また、１０
はｐ−ウェル２の電位を変化させるための入力配線であ
り、ｐ−ウェル２の１−型掴徹１マに接続されている。
図中の１１はソース領域３に接続された出力配線であシ
、他端はｎ型シリコン基板１に形成された内部回路（図
示せず）に接続されている。
、他端はｎ型シリコン基板１に形成された内部回路（図
示せず）に接続されている。
次に、上記第１図の構造のＭＯＳ）ランジスタの作用を
説明する。
説明する。
まず、ドレイン配ｌ／ａ９からドレイン領域４に＋５ｖ
１ゲート配線８からゲート電極６に１．５Ｖの電圧を印
加した状態で、入力配＃１０からｐ−ウェル２に ゛
例えば −５Ｖの電圧を印加すると、バックゲートバイアス効果
によシしきい値電圧ｖｔｈが上がる（例えば１．５ｖか
ら２．５■へ）ため、ＭＯＳトランジスタはオフし、出
力配線１１から図示しない内部回路に１０１のデータが
供給される。一方、ドレイン領域４、ゲート電極６へ印
加電圧を同様な条件にした状態で、入力配線１０からｐ
−ウェル２にＯｖの電圧を印加すると、ＭＯＳトラン
ジスタＴｒはオンして電流が流れ、出力配線１１から図
示しない内部回路に１１１のデータが供給される。こう
した動作によシ第１図のＭＯＳ）ランジスタは第２図に
示す等価回路で示すことができる。
１ゲート配線８からゲート電極６に１．５Ｖの電圧を印
加した状態で、入力配＃１０からｐ−ウェル２に ゛
例えば −５Ｖの電圧を印加すると、バックゲートバイアス効果
によシしきい値電圧ｖｔｈが上がる（例えば１．５ｖか
ら２．５■へ）ため、ＭＯＳトランジスタはオフし、出
力配線１１から図示しない内部回路に１０１のデータが
供給される。一方、ドレイン領域４、ゲート電極６へ印
加電圧を同様な条件にした状態で、入力配線１０からｐ
−ウェル２にＯｖの電圧を印加すると、ＭＯＳトラン
ジスタＴｒはオンして電流が流れ、出力配線１１から図
示しない内部回路に１１１のデータが供給される。こう
した動作によシ第１図のＭＯＳ）ランジスタは第２図に
示す等価回路で示すことができる。
、したがって、ゲートへの電圧を固定した状態′で外部
入力をウェルに加えてその電圧を変化させることによ、
！り７ＭＯ８）ランジスタのスイッチングノ制御を行な
うことができるため、外部入力にサージ電圧が加わって
も、そのサージ電圧はＭＯＳゲートのキャパシタのみな
らず、ウェル−基板間のキャパシタ、ウェル−ソース、
ウェル−ドレイン間のキャパシタで分割され、ゲート破
壊を抑制できる。その結果、入力保護回路を省略できる
ため、高信頼性で高集積度の半導体装置を得ることがで
きる。
入力をウェルに加えてその電圧を変化させることによ、
！り７ＭＯ８）ランジスタのスイッチングノ制御を行な
うことができるため、外部入力にサージ電圧が加わって
も、そのサージ電圧はＭＯＳゲートのキャパシタのみな
らず、ウェル−基板間のキャパシタ、ウェル−ソース、
ウェル−ドレイン間のキャパシタで分割され、ゲート破
壊を抑制できる。その結果、入力保護回路を省略できる
ため、高信頼性で高集積度の半導体装置を得ることがで
きる。
なお、本発明の半導体装置は第１図に示す構造のものに
限定されない。例えば第３図に示す如くｎ型シリコン基
板１のｐ−ウェル２Ｉに複数のｎチャンネルＭＯＳ）ラ
ンジスタＴｒ１・・・からなる第１のりｐツク回路１２
！を設けると共に同Ｐ−ウェル２１ に第１ のＳＳＢ回路１３１を接続し、かつ同基板１の別（７）
ｐ−ウェル２□に複数のｎチャンネルＭＯＳトランジス
タＴｒ２・・・からなる第２のブロック回路１２．を設
けると共に、同ウェル２．ｅ−７朦菰徹１当に第２のＳ
ＳＯＢ回路１３．を設けた構造にしてもよい。このよ
うな構成によれば、例えばＳＳＢ回路１３．からｐ−ウ
ェル２．に加えられる電圧がＯｖならば既述した如＜Ｍ
ＯＳ）ランジスタＴｒｌ・・・のしきい値電圧ｖｔｈは
低く、トランジスタＴｒ、・・・ＯＮに多くの電流が流
れるため、クロック回路１２．の動作が速くなる。逆に
、ＳＳＢ回路１３．からｐ−ウェル２１に加えられる電
圧を例えば−１ｖにすると、ｙｔｈは高くなるためＭＯ
Ｓ）＞ンジスタＴｒ＋・・・に流れる電流は減少しクロ
ック回路１２１の動作は遅くなる。
限定されない。例えば第３図に示す如くｎ型シリコン基
板１のｐ−ウェル２Ｉに複数のｎチャンネルＭＯＳ）ラ
ンジスタＴｒ１・・・からなる第１のりｐツク回路１２
！を設けると共に同Ｐ−ウェル２１ に第１ のＳＳＢ回路１３１を接続し、かつ同基板１の別（７）
ｐ−ウェル２□に複数のｎチャンネルＭＯＳトランジス
タＴｒ２・・・からなる第２のブロック回路１２．を設
けると共に、同ウェル２．ｅ−７朦菰徹１当に第２のＳ
ＳＯＢ回路１３．を設けた構造にしてもよい。このよ
うな構成によれば、例えばＳＳＢ回路１３．からｐ−ウ
ェル２．に加えられる電圧がＯｖならば既述した如＜Ｍ
ＯＳ）ランジスタＴｒｌ・・・のしきい値電圧ｖｔｈは
低く、トランジスタＴｒ、・・・ＯＮに多くの電流が流
れるため、クロック回路１２．の動作が速くなる。逆に
、ＳＳＢ回路１３．からｐ−ウェル２１に加えられる電
圧を例えば−１ｖにすると、ｙｔｈは高くなるためＭＯ
Ｓ）＞ンジスタＴｒ＋・・・に流れる電流は減少しクロ
ック回路１２１の動作は遅くなる。
したがって、第４図に示す如く第１のクロック回路１２
１からのクロックをφ８、第２のクロック回路１２２か
らのクロックをφ、とし、第１の８８Ｂ回路Ｊ３，１７
）電圧（Ｖ８１１Ｂ、）と第２のＳＳＢ回路１３．の電
圧（Ｖ８１３’Ｂ、）の関係がＩ Ｖａ８ＢＩ ｌ ＜
ｌ ＶｓｓＢ’ｔ Ｉ テｈれば、第５図の（２）に
示す如くクロックφ１のパルスがクロックφ２のパルス
よシ先に出ることになシ、Ｉ Ｖ８ＳＢ、 ｌ ＞ ｌ
Ｖ８８Ｂ２１ テあれば同図（Ｊ３）の如く逆になる
。よって、ウェルの電位を選ぶことによシ、回路系の動
作順序、速度を変化させることができる。このため、従
来の如く設計図から変更して回路の動作順序、スピード
を変化させる必要もなく、ＬＳＩの開発コストを大巾に
低減できる。
１からのクロックをφ８、第２のクロック回路１２２か
らのクロックをφ、とし、第１の８８Ｂ回路Ｊ３，１７
）電圧（Ｖ８１１Ｂ、）と第２のＳＳＢ回路１３．の電
圧（Ｖ８１３’Ｂ、）の関係がＩ Ｖａ８ＢＩ ｌ ＜
ｌ ＶｓｓＢ’ｔ Ｉ テｈれば、第５図の（２）に
示す如くクロックφ１のパルスがクロックφ２のパルス
よシ先に出ることになシ、Ｉ Ｖ８ＳＢ、 ｌ ＞ ｌ
Ｖ８８Ｂ２１ テあれば同図（Ｊ３）の如く逆になる
。よって、ウェルの電位を選ぶことによシ、回路系の動
作順序、速度を変化させることができる。このため、従
来の如く設計図から変更して回路の動作順序、スピード
を変化させる必要もなく、ＬＳＩの開発コストを大巾に
低減できる。
更に、本発明の半導体装置は上記実施例に限定されず第
６図に示す構造にしてもよい。この半導体装置はウェル
の電位でトランスファーゲートトランジスタのスイッチ
ングを制御するもので、図中の２１’＋’！’はフィー
ルド酸化膜１４で分離されたｐ−ウェルであシ、一方の
Ｐ−ウェル２．′には第１図図示と同構造のＭＯＢト２
／ジスタＴｒが形成されている。このＭＯＳトランジス
タＴｒのソースは別のｐ−ウェル２．′のトランジスタ
（図示せず）と接続され、回路系を形成している。この
ような構成によればウェル２．′の電位をＯｖにすると
トランジス／ＴＦがオンして回路系が動作することにな
り、ウェル２．′の電位を一５ｖにすると、トランジス
タＴｒはオンして回路系は動作しなくなる。したがって
、ＭＯＳ）ツンジスタＴｒが形成されたＰ−ウェル２
、 ／の電位を変化させることによって、回路系の動作
を制御できる。また、θ〜−５Ｖの適当な電位にウェル
２．′の電位を固定すれば、ウェルの電位に応じたトラ
ンジスタＴｒのしきい値電圧ｖｔｈを変えることができ
ＳＰ−ウェル２ｔ１に形成された）９ｙジスタ（図示せ
ず）としきい値電圧とを異ならせることができる。これ
によりイオン注入の追加などをせずに特定のトランジス
タのしきい値電圧を任意に選定できる。
６図に示す構造にしてもよい。この半導体装置はウェル
の電位でトランスファーゲートトランジスタのスイッチ
ングを制御するもので、図中の２１’＋’！’はフィー
ルド酸化膜１４で分離されたｐ−ウェルであシ、一方の
Ｐ−ウェル２．′には第１図図示と同構造のＭＯＢト２
／ジスタＴｒが形成されている。このＭＯＳトランジス
タＴｒのソースは別のｐ−ウェル２．′のトランジスタ
（図示せず）と接続され、回路系を形成している。この
ような構成によればウェル２．′の電位をＯｖにすると
トランジス／ＴＦがオンして回路系が動作することにな
り、ウェル２．′の電位を一５ｖにすると、トランジス
タＴｒはオンして回路系は動作しなくなる。したがって
、ＭＯＳ）ツンジスタＴｒが形成されたＰ−ウェル２
、 ／の電位を変化させることによって、回路系の動作
を制御できる。また、θ〜−５Ｖの適当な電位にウェル
２．′の電位を固定すれば、ウェルの電位に応じたトラ
ンジスタＴｒのしきい値電圧ｖｔｈを変えることができ
ＳＰ−ウェル２ｔ１に形成された）９ｙジスタ（図示せ
ず）としきい値電圧とを異ならせることができる。これ
によりイオン注入の追加などをせずに特定のトランジス
タのしきい値電圧を任意に選定できる。
更にｔた、ｐ−ウェルの形成構造は前述した実施例に限
定されない。例えば、第７図に示す如く埋込み絶縁膜１
５でｐ−ウェル２を分離して基板１に形成してもよい。
定されない。例えば、第７図に示す如く埋込み絶縁膜１
５でｐ−ウェル２を分離して基板１に形成してもよい。
第８図に示す如くｎ型シリコン基板１上にｐ型エピタキ
シャル層を成長させ、これをフィールド酸化膜１４で分
離してｐ−ウェル２を形成してもよい。第９図に示す如
くｐ−ウェル２とｎ型シリコン基板１の界面に薄い酸化
層１６を介在させてもよい。
シャル層を成長させ、これをフィールド酸化膜１４で分
離してｐ−ウェル２を形成してもよい。第９図に示す如
くｐ−ウェル２とｎ型シリコン基板１の界面に薄い酸化
層１６を介在させてもよい。
更に、第１０図に示す如くサファイア基板１１上に島状
のｐ型（又はｎ型）の半導体層（ｐ −ウェル）１８ｔ
−形成した構造にしてもよい。
のｐ型（又はｎ型）の半導体層（ｐ −ウェル）１８ｔ
−形成した構造にしてもよい。
以上詳述した如く、本発明によれば入力保護回路を設け
ずにサージ電圧によるゲート破壊全防止し得るスイッチ
ング素子として機能するＭＯＳ）ランジスタを備えた高
性能、高集積度の半導体装置を提供できる。
ずにサージ電圧によるゲート破壊全防止し得るスイッチ
ング素子として機能するＭＯＳ）ランジスタを備えた高
性能、高集積度の半導体装置を提供できる。
第１回状本発明の一実施例を示す半導体装置の概略図、
第２図は第１図の半導体装置の等価回路図、第３図は本
発明の他の実施例を示す概略図、第４図及び第５図は第
３図の半導体装置の動作を示す説明図、第６図は本発明
の他の実施例を示す半導体装置の概略図、第７図〜第１
０図は夫々本発明の他の実施例を示す半導体装置要部の
概略図である。 １・・・ｎ型シリコン基板、２＋２１＋２２＋２＋’＋
２２１…ｐ−ウェル、３−・−ｎ 型ソース領域１４
°”ｎ型ドレイン領域、６・・・ゲート電極、１０・・
・入力配線、１１・・・出力配線、１２Ｉ 。 １２２・・・クロック回路、１３．．１３！・・・ＳＳ
Ｂ回路、１４・・・フィールド酸化膜、Ｔｒ、Ｔｒ、。 Ｔｒ、・・・ｎチャンネルＭＯ８）ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 Ｔ「 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 ２５５−
第２図は第１図の半導体装置の等価回路図、第３図は本
発明の他の実施例を示す概略図、第４図及び第５図は第
３図の半導体装置の動作を示す説明図、第６図は本発明
の他の実施例を示す半導体装置の概略図、第７図〜第１
０図は夫々本発明の他の実施例を示す半導体装置要部の
概略図である。 １・・・ｎ型シリコン基板、２＋２１＋２２＋２＋’＋
２２１…ｐ−ウェル、３−・−ｎ 型ソース領域１４
°”ｎ型ドレイン領域、６・・・ゲート電極、１０・・
・入力配線、１１・・・出力配線、１２Ｉ 。 １２２・・・クロック回路、１３．．１３！・・・ＳＳ
Ｂ回路、１４・・・フィールド酸化膜、Ｔｒ、Ｔｒ、。 Ｔｒ、・・・ｎチャンネルＭＯ８）ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 Ｔ「 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 ２５５−
Claims (4)
- （１）半導体基体内又は絶縁層上に設けられた島状の半
導体層と、この半導体層上に形成されたＭＯＳ）ランジ
スタと、前記半導体層の電位を変化させて前記トランジ
スタのスイッチングを制御する制御手段とを具備したこ
とを特徴とする半導体装置。 - （２）ＭＯＳ）ランジスタが入力用トランジスタ又は出
力用トランジスタのいずれかであることを特徴とする特
許請求の範囲第１項記載の半導体装１６゜ - （３）入力用トランジスタがデータ入力、アドレス、チ
ップセレクト、チップイネルプル、ライトイネプル、Ｒ
ＡＳ、ＣＡＳ、オートリフレッシュ又はセルフリフレッ
シュなどのいずれかであることを特徴とする特許請求の
範囲第２項記載の半導体装置。 - （４）ＭＯＳトランジスタが論理回路又はクロック回路
を構成し、制御手段によシ半導体層の電位を変化させる
ことによって論理回路又はクロック回路のスイッチング
を制御することを特徴とする特許請求の範囲第１項記載
の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132601A JPS6024053A (ja) | 1983-07-20 | 1983-07-20 | 半導体装置 |
| US06/630,830 US4872042A (en) | 1983-07-20 | 1984-07-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132601A JPS6024053A (ja) | 1983-07-20 | 1983-07-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024053A true JPS6024053A (ja) | 1985-02-06 |
Family
ID=15085144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58132601A Pending JPS6024053A (ja) | 1983-07-20 | 1983-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190714A (ja) * | 1987-01-30 | 1988-08-08 | Natl Inst For Res In Inorg Mater | ＹｂＧａＺｎＭｇＯ↓５で示される六方晶系の層状構造を有する化合物およびその製造法 |
-
1983
- 1983-07-20 JP JP58132601A patent/JPS6024053A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190714A (ja) * | 1987-01-30 | 1988-08-08 | Natl Inst For Res In Inorg Mater | ＹｂＧａＺｎＭｇＯ↓５で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0348131B2 (ja) * | 1987-01-30 | 1991-07-23 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho |
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