JPS6021559A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6021559A JPS6021559A JP58128908A JP12890883A JPS6021559A JP S6021559 A JPS6021559 A JP S6021559A JP 58128908 A JP58128908 A JP 58128908A JP 12890883 A JP12890883 A JP 12890883A JP S6021559 A JPS6021559 A JP S6021559A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装着の製造方法に関し、特に共通ダート
構造の相補型ＭＯ８半導体装置の製造に使用されるもの
である。
構造の相補型ＭＯ８半導体装置の製造に使用されるもの
である。
従来の共通ゲート構造の相補型ＭＯ８半導体装置（以下
％ＣＭＯ８と略記する）は例えば第１図（＆）〜（ｄ）
に示すような方法により製造されている。
％ＣＭＯ８と略記する）は例えば第１図（＆）〜（ｄ）
に示すような方法により製造されている。
まず、ｐ型シリコン基板１表面に熱酸化によシ第１のダ
ート酸化膜２を形成する。次に、全面にｎ＋型の多結晶
シリコン膜を堆積した後、パターニングしてダート電極
３を形成する。なお。
ート酸化膜２を形成する。次に、全面にｎ＋型の多結晶
シリコン膜を堆積した後、パターニングしてダート電極
３を形成する。なお。
ダート電極３は配線としても用いられる（第１図（＆）
図示）、つづいて、このｒ−）電極３をマスクとして例
えばリンをイオン注入した後、熱処理してｒＩ＋型ソー
ス、ドレイン領域４，５を形成り、ｎチャネルＭＯ８）
ランゾスタを形成する（同図（ｂ）図示）。つづいて、
熱酸化を行ない。
図示）、つづいて、このｒ−）電極３をマスクとして例
えばリンをイオン注入した後、熱処理してｒＩ＋型ソー
ス、ドレイン領域４，５を形成り、ｎチャネルＭＯ８）
ランゾスタを形成する（同図（ｂ）図示）。つづいて、
熱酸化を行ない。
前記ダート電極３表面に第２のダート酸化膜６を形成し
た後、全面に多結晶シリコン膜７を堆積する（同図（、
）図示）。つづいて、前記ダート電極３上に対応する多
結晶シリコン膜７上に図示しないホトレゾストパターン
形成した後、これをマスクとして例えばゾロンをイオン
注入する。つづいて、ホトレゾストｉ４ターン除去後。
た後、全面に多結晶シリコン膜７を堆積する（同図（、
）図示）。つづいて、前記ダート電極３上に対応する多
結晶シリコン膜７上に図示しないホトレゾストパターン
形成した後、これをマスクとして例えばゾロンをイオン
注入する。つづいて、ホトレゾストｉ４ターン除去後。
ゾロンの活性化及び・ぐターヨングによりｐ型ソース、
ドレイン領域８．９を形成し、ｐチャネルＭＯ８）ラン
ゾスタを形成する（同図（ｄ）図示）。
ドレイン領域８．９を形成し、ｐチャネルＭＯ８）ラン
ゾスタを形成する（同図（ｄ）図示）。
上記共通ダート電極構造の０ＭＯ８においては。
ダート電極（配線）３が♂型の多結晶シリコンで形成さ
れているため、その抵抗がそれはど低くない。このこと
が、装置の動作速度の向上を制限する大きな要因の一つ
になっているＯそこで、ダート電極として多結晶シリコ
ンの代シに抵抗率の低い金属を使用すれば、上記問題点
は解消できる。しかし、この場合金属製のダート電極表
面に形成され、第２のデート絶縁膜となる金属酸化膜は
その膜質が良好でないためデート耐圧等の点から装置の
性能が著しく劣化するという問題点がある。
れているため、その抵抗がそれはど低くない。このこと
が、装置の動作速度の向上を制限する大きな要因の一つ
になっているＯそこで、ダート電極として多結晶シリコ
ンの代シに抵抗率の低い金属を使用すれば、上記問題点
は解消できる。しかし、この場合金属製のダート電極表
面に形成され、第２のデート絶縁膜となる金属酸化膜は
その膜質が良好でないためデート耐圧等の点から装置の
性能が著しく劣化するという問題点がある。
本発明は上記事情に鑑みてなされたものであり、ダート
電極を十分低抵抗の材料で形成し、かつこのダート電極
の表面に形成される第２のダート絶縁膜の膜質を良好に
することにより、高速かつ高信頼性の共通ダート電極構
造の半導体装置を製造し得る方法を提供しようとするも
のである。
電極を十分低抵抗の材料で形成し、かつこのダート電極
の表面に形成される第２のダート絶縁膜の膜質を良好に
することにより、高速かつ高信頼性の共通ダート電極構
造の半導体装置を製造し得る方法を提供しようとするも
のである。
本発明の半導体装置の製造方法は、第１導電型の半導体
基板上に第１のダート絶縁膜を介して高融点金属（例え
ばモリブデン）製のダート電極を形成し、イオン注入に
より第２導電型のソース、ドレイン領域を形成し５次い
で、ダート電極表面に金属酸化膜を形成した後、全面に
非単結晶シリコン膜を堆積し、還元性雰囲気（例えば水
素雰囲気）中で熱処理することによし前記金属酸化膜を
シリコン酸化膜に変換して第２のｆ−）絶縁膜を形成し
、更に前記非単結晶シリコン膜の一部に選択的にイオン
注入を行なうことによシソース、ドレイン領域を形成す
ることを骨子とするものである。
基板上に第１のダート絶縁膜を介して高融点金属（例え
ばモリブデン）製のダート電極を形成し、イオン注入に
より第２導電型のソース、ドレイン領域を形成し５次い
で、ダート電極表面に金属酸化膜を形成した後、全面に
非単結晶シリコン膜を堆積し、還元性雰囲気（例えば水
素雰囲気）中で熱処理することによし前記金属酸化膜を
シリコン酸化膜に変換して第２のｆ−）絶縁膜を形成し
、更に前記非単結晶シリコン膜の一部に選択的にイオン
注入を行なうことによシソース、ドレイン領域を形成す
ることを骨子とするものである。
こうした方法によれば、ゲート電極を低抵抗化すること
ができ、装置を高速化できるとともに金属酸化膜をシリ
コン酸化膜に変換することにより第２のダート絶縁膜の
膜質を良好にすることができ、装置を高性能化すること
ができるＯ〔発明の実施例〕 以下、本発明の実、施例を第２図（ａ）〜（、）を参照
して説明する。
ができ、装置を高速化できるとともに金属酸化膜をシリ
コン酸化膜に変換することにより第２のダート絶縁膜の
膜質を良好にすることができ、装置を高性能化すること
ができるＯ〔発明の実施例〕 以下、本発明の実、施例を第２図（ａ）〜（、）を参照
して説明する。
まず、ｐ型シリコン基板１１表面に選択酸化法によシフ
イールド酸化膜１２を形成、した後。
イールド酸化膜１２を形成、した後。
熱酸化を行ない、フィールド酸化膜１．２によって囲ま
れた素子領域表面に第１のゲート酸化、膜１３を形成す
る。次に、全面に厚さａｏｏｏＸの５− ７−朕を堆積した後、・２ターニングしてｆ−）電極１
４を形成する。なお、このダート電極１４は配線として
も使用される（第２図（ａ）図示）。次いで、このダー
ト電極１４をマスクとして例えにリンをイオン注入した
後、熱処理して計型ソース、ドレイン領域１５．１６を
形成ｔ、、 ｎチャネルＭＯ８）ランソスタを形成する
。
れた素子領域表面に第１のゲート酸化、膜１３を形成す
る。次に、全面に厚さａｏｏｏＸの５− ７−朕を堆積した後、・２ターニングしてｆ−）電極１
４を形成する。なお、このダート電極１４は配線として
も使用される（第２図（ａ）図示）。次いで、このダー
ト電極１４をマスクとして例えにリンをイオン注入した
後、熱処理して計型ソース、ドレイン領域１５．１６を
形成ｔ、、 ｎチャネルＭＯ８）ランソスタを形成する
。
つづいて、酸素雰囲気中で熱処理してｒ−）電極１４表
面に厚さ６００ｘのモリブデン酸化膜１７を形成する（
同図（ｂ）図示）。
面に厚さ６００ｘのモリブデン酸化膜１７を形成する（
同図（ｂ）図示）。
次いで、全面に例えばＬＰＣＶＤ法により厚さ３５００
Ｘの多結晶シリ、コン膜１８を堆積する。
Ｘの多結晶シリ、コン膜１８を堆積する。
つづいて、水素雰囲気中において１０００℃で１時間熱
処理することによ如前記モリブデン酸化膜１７をシリコ
ン酸化膜に変換し、第２のダート酸化膜１９を形成する
（ＰＩ図（ｅ）図示）。 ・次い′で、前記ｆ−）電極
１４上に対応する多結晶シリコン膜１８上に図示しない
ホト・レゾストパタｉンを形成した後、これをマスクと
し・て例えばｙｊｒｄンをイオン注入する。づづ、いて
、前６− 記ホトレジストパターンを除去し、更に熱処理を行ない
がロンを活性化させた後、パターニングしてｐ＋型ソー
ス、ドレイン領域２０．２１を形成し、ｐチャネルＭＯ
８）ランジスタを形成する（同図（ｄ）図示）。次いで
、全面にＣＶＤ酸化膜２２を堆積した後、コンタクトホ
ール２３．・・・を開孔する。つづいて、全面にＡｔＭ
を蒸着した後、パターニングしてＡｔ配線２４．・・・
を形成し、共通ダート構造の０ＭＯ８を製造する（同図
（魯）図示）。
処理することによ如前記モリブデン酸化膜１７をシリコ
ン酸化膜に変換し、第２のダート酸化膜１９を形成する
（ＰＩ図（ｅ）図示）。 ・次い′で、前記ｆ−）電極
１４上に対応する多結晶シリコン膜１８上に図示しない
ホト・レゾストパタｉンを形成した後、これをマスクと
し・て例えばｙｊｒｄンをイオン注入する。づづ、いて
、前６− 記ホトレジストパターンを除去し、更に熱処理を行ない
がロンを活性化させた後、パターニングしてｐ＋型ソー
ス、ドレイン領域２０．２１を形成し、ｐチャネルＭＯ
８）ランジスタを形成する（同図（ｄ）図示）。次いで
、全面にＣＶＤ酸化膜２２を堆積した後、コンタクトホ
ール２３．・・・を開孔する。つづいて、全面にＡｔＭ
を蒸着した後、パターニングしてＡｔ配線２４．・・・
を形成し、共通ダート構造の０ＭＯ８を製造する（同図
（魯）図示）。
しかして、上記方法によシ製造された０ＭＯ８ではダー
ト電極Ｊ４がモリブデンで形成されているので、ダート
電極１４の低抵抗化によル共通ダート構造の０ＭＯ８の
高速化を達成することができる。すなわち、ダート電極
（配線）の層抵抗は、ダート電極行別として多結晶シリ
コンを用いた従来技術においては３０Ω／口程度である
のに対し、本発明の場合には１Ω／口程度となり、ダー
ト電極（配線）による遅延時間１／３０に減しｙ−′ 少する。また、第２図（ｂ）図示の工程でダート電極１
４表面に形成されたモリブデン酸化膜１７を同図（ｃ）
図示の工程で多結晶シリコン膜１８を堆積した後、水素
雰囲気中で熱処理することによシリコン酸化膜に変換し
て第２のケ゛−ト酸化膜１９を形成しているので、この
第２のダート酸化膜１９の膜質は多結晶シリコンの酸化
膜と同根、度に良好であシ、耐圧劣化岬の問題は生じな
い。したがりて、共通゛ゲート構造の０ＭＯ８を高性能
化することができる。
ト電極Ｊ４がモリブデンで形成されているので、ダート
電極１４の低抵抗化によル共通ダート構造の０ＭＯ８の
高速化を達成することができる。すなわち、ダート電極
（配線）の層抵抗は、ダート電極行別として多結晶シリ
コンを用いた従来技術においては３０Ω／口程度である
のに対し、本発明の場合には１Ω／口程度となり、ダー
ト電極（配線）による遅延時間１／３０に減しｙ−′ 少する。また、第２図（ｂ）図示の工程でダート電極１
４表面に形成されたモリブデン酸化膜１７を同図（ｃ）
図示の工程で多結晶シリコン膜１８を堆積した後、水素
雰囲気中で熱処理することによシリコン酸化膜に変換し
て第２のケ゛−ト酸化膜１９を形成しているので、この
第２のダート酸化膜１９の膜質は多結晶シリコンの酸化
膜と同根、度に良好であシ、耐圧劣化岬の問題は生じな
い。したがりて、共通゛ゲート構造の０ＭＯ８を高性能
化することができる。
なお、第２図（ｂ）図示の工程の後に、−型ドレイン領
域１６上の第１のダート酸化膜１３の一部を選択的にエ
ツチング除去して開孔部２５を形成し、以下上記実施例
と同様の工程を経て、第３図に示す如く、ｆ１＋型ドレ
イン領域１６とｐ＋型ドレイン領域２１とが開孔部２５
を介して接続した共通ダート構造のＣＭ、）Ｓを製造し
てもよい。
域１６上の第１のダート酸化膜１３の一部を選択的にエ
ツチング除去して開孔部２５を形成し、以下上記実施例
と同様の工程を経て、第３図に示す如く、ｆ１＋型ドレ
イン領域１６とｐ＋型ドレイン領域２１とが開孔部２５
を介して接続した共通ダート構造のＣＭ、）Ｓを製造し
てもよい。
こうした構造によれば配線を短縮することができるので
、高４Ｊ、積化を達成できる。
、高４Ｊ、積化を達成できる。
また、上記実施例ではダート電極１４を構成する高融点
金属としてモリブデンを用いたが、これに限らず、その
酸化膜が上記実施例に示した方法によってシリコン酸化
膜に変換され得る他の高融点金属を用いてもよい。
金属としてモリブデンを用いたが、これに限らず、その
酸化膜が上記実施例に示した方法によってシリコン酸化
膜に変換され得る他の高融点金属を用いてもよい。
更に、上記実施例では多結晶シリコン膜１８を用いてｐ
チャネルＭＯ８）ランゾスタを形成し共通ダート構造の
０ＭＯ８を製造したが、多結晶シリコン膜１８にｎ−噛
ソース、ドレイン領域ヲ形成して単チャネルのＭＯ８半
導体装置を製門してもよい。
チャネルＭＯ８）ランゾスタを形成し共通ダート構造の
０ＭＯ８を製造したが、多結晶シリコン膜１８にｎ−噛
ソース、ドレイン領域ヲ形成して単チャネルのＭＯ８半
導体装置を製門してもよい。
１！ｉＪニー１１．＊。。３．−５゜、、、、オフｔ０
造方法によれば、高速かつ高性能のＭＯ８半導体装置を
製造することができ、ひいては高集積化に大きく寄与す
るものである。
造方法によれば、高速かつ高性能のＭＯ８半導体装置を
製造することができ、ひいては高集積化に大きく寄与す
るものである。
第１図（ａ）〜（ｄ）は共通ダート構造の０ＭＯ８の髄
の製造方法を示す断面図、第２図（＆）〜（、）は本発
明の実施例における共通ダート構造の０ＭＯ８の製造方
法を示す断面図、第３図は本発明の他の実施例によって
製造された共通ダート構造の０ＭＯ８−９＝ の断面図である。 １１・・・ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・第１のダート酸化膜％ １４・・・ダ
ート電極、１５．１６・・・ｎ＋型ソース、ドレイン領
域、１７・・・モリブデン酸化膜、１８・・・多結晶シ
リコン膜、１９・・・第２のダート酸化膜、２０゜２１
・・・ｐ１型ソース、ドレイン領域、２２・・・ＣＶＤ
酸化膜、２３・・・コンタクトホール、２４・・・Ａｔ
配線。 出願人代理人 弁理士 鈴 江 武 彦−１〇− へ 八 弓 、Ｏ □ リ ＾ へ り ゛０
の製造方法を示す断面図、第２図（＆）〜（、）は本発
明の実施例における共通ダート構造の０ＭＯ８の製造方
法を示す断面図、第３図は本発明の他の実施例によって
製造された共通ダート構造の０ＭＯ８−９＝ の断面図である。 １１・・・ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・第１のダート酸化膜％ １４・・・ダ
ート電極、１５．１６・・・ｎ＋型ソース、ドレイン領
域、１７・・・モリブデン酸化膜、１８・・・多結晶シ
リコン膜、１９・・・第２のダート酸化膜、２０゜２１
・・・ｐ１型ソース、ドレイン領域、２２・・・ＣＶＤ
酸化膜、２３・・・コンタクトホール、２４・・・Ａｔ
配線。 出願人代理人 弁理士 鈴 江 武 彦−１〇− へ 八 弓 、Ｏ □ リ ＾ へ り ゛０
Claims (3)
- （１） 第１導電型の半導体基板上に第１のダート絶縁
膜を介して高融点金属製のｒ−）電極を形成する工程と
、該？−）電極をマスクとして第２導電型の不純物をイ
オン注入することにより第２導電型のソース、ドレイン
領域を形成する工程と、前記ダート電極表面に金属酸化
膜を形成する工程と、全面に非単結晶シリコン膜を堆積
した後、還元性雰囲気中で熱処理することによル前記金
属酸化膜をシリコン酸化膜に変換して第２のｆｆ−）絶
縁膜を形成する工程と、前記非単結晶シリコン膜の一部
に選択的に不純物をイオン注入することＫよ）ソース、
ドレイン領域を形成する工程とを具備したことを特徴と
する半導体装置の製造方法。 - （２）？−）電極を構成する高融点金属がモリブデンで
あることを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 - （３）還元性雰囲気が水素雰囲気であることを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128908A JPS6021559A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128908A JPS6021559A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6021559A true JPS6021559A (ja) | 1985-02-02 |
Family
ID=14996331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128908A Pending JPS6021559A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021559A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5377790A (en) * | 1992-03-12 | 1995-01-03 | Aisin Seiki Kabushiki Kaisha | Brake pad clip with holding, side and damper portions |
| US5381875A (en) * | 1992-03-31 | 1995-01-17 | Aisin Seiki Kabushiki Kaisha | Disc brake assembly |
| US6269915B1 (en) | 1998-11-26 | 2001-08-07 | Akebono Brake Industry Co., Ltd. | Pad clip for a disc brake |
-
1983
- 1983-07-15 JP JP58128908A patent/JPS6021559A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5377790A (en) * | 1992-03-12 | 1995-01-03 | Aisin Seiki Kabushiki Kaisha | Brake pad clip with holding, side and damper portions |
| US5381875A (en) * | 1992-03-31 | 1995-01-17 | Aisin Seiki Kabushiki Kaisha | Disc brake assembly |
| US6269915B1 (en) | 1998-11-26 | 2001-08-07 | Akebono Brake Industry Co., Ltd. | Pad clip for a disc brake |
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