JPS60213105A - 発振回路 - Google Patents
発振回路Info
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- JPS60213105A JPS60213105A JP6930884A JP6930884A JPS60213105A JP S60213105 A JPS60213105 A JP S60213105A JP 6930884 A JP6930884 A JP 6930884A JP 6930884 A JP6930884 A JP 6930884A JP S60213105 A JPS60213105 A JP S60213105A
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- JP
- Japan
- Prior art keywords
- circuit
- field effect
- current
- oscillation circuit
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、固体振動子を結合した発振回路に関するもの
である。
である。
従来例の構成とその問題点
相補対の絶縁ゲート形電界効果トランジスタによるイン
バータ回路（以下、ＣＭＯＳインバータと称す）と水晶
振動子とを結合した発振回路は。
バータ回路（以下、ＣＭＯＳインバータと称す）と水晶
振動子とを結合した発振回路は。
安定な振動周期が得られ、クロック、ウォッチ等のデジ
タル時計やマイクロ・プロセッサの分野で基準クロック
信号発生源として利用されている。
タル時計やマイクロ・プロセッサの分野で基準クロック
信号発生源として利用されている。
第１図は、従来の標準的な発振回路であり、水晶振動子
１．帰還用抵抗２．Ｐチャネル形ＭＯＳトランジスタ（
以下、Ｐ−ＭＯ８Ｔと略ｆ）３．Ｎチャネル形トランジ
スタ（以下、Ｎ −Ｍ ＯＳ Ｔと略す）４およびコン
デンサ５．６をそなえ、電源端子Ｖｎｏ−Ｖｓｓ間に所
定の電圧を与えることによって、安定な個有の発振出力
が得られる。
１．帰還用抵抗２．Ｐチャネル形ＭＯＳトランジスタ（
以下、Ｐ−ＭＯ８Ｔと略ｆ）３．Ｎチャネル形トランジ
スタ（以下、Ｎ −Ｍ ＯＳ Ｔと略す）４およびコン
デンサ５．６をそなえ、電源端子Ｖｎｏ−Ｖｓｓ間に所
定の電圧を与えることによって、安定な個有の発振出力
が得られる。
しかしながら、この従来例の発振回路では、安定な発振
能力を確保するために、Ｐ−ＭＯ８Ｔ３およびＮ−ＭＯ
８Ｔ４とも、チャネル幅Ｗとチャネル長りとの比、すな
わち、Ｗ／Ｌ値が大きく設定され、たとえば１通常のＣ
ＭＯＳロジック回路のトランジスタに比べ、Ｗ／Ｌ値が
１０〜２０倍程度大きい。このため、低消費電力指向の
ｃｍｏｓ回路でも、この発振回路の貫通電流ＩＯｉ小さ
くすることは重要な課題である。
能力を確保するために、Ｐ−ＭＯ８Ｔ３およびＮ−ＭＯ
８Ｔ４とも、チャネル幅Ｗとチャネル長りとの比、すな
わち、Ｗ／Ｌ値が大きく設定され、たとえば１通常のＣ
ＭＯＳロジック回路のトランジスタに比べ、Ｗ／Ｌ値が
１０〜２０倍程度大きい。このため、低消費電力指向の
ｃｍｏｓ回路でも、この発振回路の貫通電流ＩＯｉ小さ
くすることは重要な課題である。
発明の目的
本発明は、ＣＭＯＳインバータ構成の発振回路の低電流
化を達成し、併せて、集積回路化にも好適の発振回路を
提供するものである。
化を達成し、併せて、集積回路化にも好適の発振回路を
提供するものである。
発明の構成
本発明は、入力−出力端子間に振動子を結合したインバ
ータ構成の相補対絶縁ゲート形電界効果トランジスタの
ソース側に、同ソース側のトランジスタと同形の第３の
絶縁ゲート形電界効果トランジスタを直列接続し、この
第３の絶縁ゲート形電界効果トランジスタのゲート電位
をしきい値近傍の同トランジスタ導通電位に保持した発
振回路であり、これＫより、発振回路のインバータで消
資される電流、いわゆる、づンバータ貫過電流を小さく
できる。
ータ構成の相補対絶縁ゲート形電界効果トランジスタの
ソース側に、同ソース側のトランジスタと同形の第３の
絶縁ゲート形電界効果トランジスタを直列接続し、この
第３の絶縁ゲート形電界効果トランジスタのゲート電位
をしきい値近傍の同トランジスタ導通電位に保持した発
振回路であり、これＫより、発振回路のインバータで消
資される電流、いわゆる、づンバータ貫過電流を小さく
できる。
実施例の説明
第２図は本発明の実施例回路図であり、インバータ構成
の一対のＰ −Ｍ Ｏ８Ｔ ３およびＮ −ＭＯ８Ｔ４
に加えて、第３のトランジスタとして、Ｎ−Ｍ ＯＳ
Ｔ ７２．負側電源端子ＶｓｇトＮ−ＭＯ８Ｔ４のソー
ス側との間に直列接続し、さらに、そのゲートバイアス
回路として、Ｐ−ＭＯ３Ｔ８およびＮ−ＭＯ８Ｔ９の一
対を、一方のＰ−ＭＯ８Ｔ８は飽和導通状態で、他方の
ド−ＭＯ３Ｔ９はドレインとゲートと全結続したダイオ
ード結合で、それぞれ、直列回路となして、その中間点
の電位Ｖ）＋ １前記Ｎ−ＭＯ８Ｔ７のゲート電極に供
給するものである。この実施例回路構成では、Ｎ−ＭＯ
８Ｔ７がＣＭＯＳインバータ回路の過渡状態のときの貫
通電流ＩＯを制限する。すなわち、絶縁ゲート形電界効
果トランジスタの電流特性は次式の関係が成り立ってい
る。
の一対のＰ −Ｍ Ｏ８Ｔ ３およびＮ −ＭＯ８Ｔ４
に加えて、第３のトランジスタとして、Ｎ−Ｍ ＯＳ
Ｔ ７２．負側電源端子ＶｓｇトＮ−ＭＯ８Ｔ４のソー
ス側との間に直列接続し、さらに、そのゲートバイアス
回路として、Ｐ−ＭＯ３Ｔ８およびＮ−ＭＯ８Ｔ９の一
対を、一方のＰ−ＭＯ８Ｔ８は飽和導通状態で、他方の
ド−ＭＯ３Ｔ９はドレインとゲートと全結続したダイオ
ード結合で、それぞれ、直列回路となして、その中間点
の電位Ｖ）＋ １前記Ｎ−ＭＯ８Ｔ７のゲート電極に供
給するものである。この実施例回路構成では、Ｎ−ＭＯ
８Ｔ７がＣＭＯＳインバータ回路の過渡状態のときの貫
通電流ＩＯを制限する。すなわち、絶縁ゲート形電界効
果トランジスタの電流特性は次式の関係が成り立ってい
る。
ＩＤ８＝β（ＶＢ２−ＶＴ ）２
ここで、Ｉｏｓニドレイン・ソース間電流−ｖｅｘ：ゲ
ート・ソース間電圧、Ｍ？：ｌ、、きい値電圧、β：プ
ロセスや設計によって決まる定数、である。
ート・ソース間電圧、Ｍ？：ｌ、、きい値電圧、β：プ
ロセスや設計によって決まる定数、である。
この関係式かられかるように、Ｎ−ＭＯ３Ｔ７のゲート
・ソース間電圧ＴＧａ （以下、単にゲート電圧と呼ぶ
）を小さくシ、これをしきい値電圧７丁近傍に設定すれ
ば、同Ｎ −Ｍ ＯＳ Ｔ ７の電流は顕著に低減化さ
れる。第２図のＰ−ＭＯ８ＴｓおよびＮ−ＭＯ５Ｔ９の
直列回路構成は、インバータ回路に直列接続され九Ｎ
−Ｍ ＯＳ Ｔ ７のゲート電圧供給源、いわゆる、ゲ
ートバイアス回路であり。
・ソース間電圧ＴＧａ （以下、単にゲート電圧と呼ぶ
）を小さくシ、これをしきい値電圧７丁近傍に設定すれ
ば、同Ｎ −Ｍ ＯＳ Ｔ ７の電流は顕著に低減化さ
れる。第２図のＰ−ＭＯ８ＴｓおよびＮ−ＭＯ５Ｔ９の
直列回路構成は、インバータ回路に直列接続され九Ｎ
−Ｍ ＯＳ Ｔ ７のゲート電圧供給源、いわゆる、ゲ
ートバイアス回路であり。
これによって、Ｎ−ＭＯ８Ｔ７のゲート電圧金、安定、
かつ、実用的に低く設定するためのものである。詳しく
のべると、Ｐ−ＭＯ８Ｔ８とＮ−ＭＯ８Ｔ９との中間点
（７）電位Ｖ、Ｈ，Ｎ−ＭＯ８Ｔ９の飽和特性曲線とＰ
−ＭＯ３Ｔｓの負荷曲線との変点としてめられる。そこ
で１両ＭＯ８Ｔの設計段階で。
かつ、実用的に低く設定するためのものである。詳しく
のべると、Ｐ−ＭＯ８Ｔ８とＮ−ＭＯ８Ｔ９との中間点
（７）電位Ｖ、Ｈ，Ｎ−ＭＯ８Ｔ９の飽和特性曲線とＰ
−ＭＯ３Ｔｓの負荷曲線との変点としてめられる。そこ
で１両ＭＯ８Ｔの設計段階で。
（１）Ｐ−ＭＯ８Ｔｓのチャネル長りを大きくして。
同トランジスタの導通抵抗（オン抵抗）を高くシ。
負荷曲線の傾きを小さくする。
俊）Ｎ−ＭＯ８Ｔ９のチャネル長りを大きくして。
飽和特性曲線の傾きを小さくする。
という二つの設計要因を適宜に選択することにより、Ｎ
−ＭＯ３Ｔ７のゲート電圧をそのしきい値電圧の近傍に
設定することができる。
−ＭＯ３Ｔ７のゲート電圧をそのしきい値電圧の近傍に
設定することができる。
第３図は、他の実施例回路図であり、ＣＭＯＳインバー
タ回路の貫通電流ｒ（＋１制限するためのトランジスタ
を、Ｐ−ＭＯ８Ｔ３のソース側に。
タ回路の貫通電流ｒ（＋１制限するためのトランジスタ
を、Ｐ−ＭＯ８Ｔ３のソース側に。
Ｐ−ＭＯ８Ｔ１０で構成して直列接続したものであり、
これに対応σせて、ゲートバイアス回路も。
これに対応σせて、ゲートバイアス回路も。
Ｐ−ＭＯ８Ｔ１１とＮ−ＭＯ８Ｔ１２との直列回路から
、その中間点の電圧を供給するように回路構成したもの
である。この場合も、動作原理は第２図実施例回路と同
様である。
、その中間点の電圧を供給するように回路構成したもの
である。この場合も、動作原理は第２図実施例回路と同
様である。
なお、第２図、第３図のいずれの実施例でも。
ＣＭＯＳインバータ回路を構成するＰ−ＭＯ８Ｔ３およ
びＮ−ＭＯ８Ｔ４は、安定な発振能力をもたせるように
、Ｗ／Ｌ（［ｉ’に比較的大きく設定しておくことが好
ましいが、これによっても、貫通電ａ Ｉｏは、Ｎ−Ｍ
Ｏ８Ｔ７あるいはＰ−ＭＯ８Ｔ１０によって制限される
から、全消費電力は顕著に低減される。
びＮ−ＭＯ８Ｔ４は、安定な発振能力をもたせるように
、Ｗ／Ｌ（［ｉ’に比較的大きく設定しておくことが好
ましいが、これによっても、貫通電ａ Ｉｏは、Ｎ−Ｍ
Ｏ８Ｔ７あるいはＰ−ＭＯ８Ｔ１０によって制限される
から、全消費電力は顕著に低減される。
発明の効果
本発明によれば、撮動子と結合されるインバータ回路構
成の相補対絶縁ゲート形電界効果トランジスタに直列接
続して、第３の絶縁ゲート形電界効果トランジスタを設
け、このトランジスタのオン抵抗を高く設定することに
より、インバータ回路の貫通電流を制限して、微小電流
、低消費電力性能の発振回路が実現され、電池電源を使
用する電子機器で、その電池寿命の延長に有効である。
成の相補対絶縁ゲート形電界効果トランジスタに直列接
続して、第３の絶縁ゲート形電界効果トランジスタを設
け、このトランジスタのオン抵抗を高く設定することに
より、インバータ回路の貫通電流を制限して、微小電流
、低消費電力性能の発振回路が実現され、電池電源を使
用する電子機器で、その電池寿命の延長に有効である。
第１図は従来例発振回路の回路図、第２図および第３図
は本発明の各実施例の回路図である。 １・・・・・・水晶振動子、２・・・・・・帰還用抵抗
、３，８゜１０．１１・−・・・−Ｐ−ＭＯ８Ｔ、４，
７，９．１２・・・・−・Ｎ−ＭＯ８Ｔ、６．６・・・
・・・コンデンサ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名号
１ 図
は本発明の各実施例の回路図である。 １・・・・・・水晶振動子、２・・・・・・帰還用抵抗
、３，８゜１０．１１・−・・・−Ｐ−ＭＯ８Ｔ、４，
７，９．１２・・・・−・Ｎ−ＭＯ８Ｔ、６．６・・・
・・・コンデンサ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名号
１ 図
Claims (2)
- （１）入力−出力端子間に振動子を結合したインバータ
構成の相補対絶縁ゲート形電界効果トランジスタのソー
ス側に、同ソース側のトランジスタと同形の第３の絶縁
ゲート形電界効果トランジスタを直列接続し、この第３
の絶縁ゲート形電界効果トランジスタのゲート電位をし
きい値近傍の同トランジスタ導通電位に保持した発振回
路。 - （２）第３の絶縁ゲート形電界効果トランジスタのゲー
ト電位が、飽和導通状態の第４の絶縁ゲート形電界効果
トランジスタとこれに直列接続されたダイオード結合の
第６の絶縁ゲート形電界効果トランジスタとの中間電位
に保持された特許請求の範囲第１項記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6930884A JPS60213105A (ja) | 1984-04-06 | 1984-04-06 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6930884A JPS60213105A (ja) | 1984-04-06 | 1984-04-06 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60213105A true JPS60213105A (ja) | 1985-10-25 |
Family
ID=13398799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6930884A Pending JPS60213105A (ja) | 1984-04-06 | 1984-04-06 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60213105A (ja) |
-
1984
- 1984-04-06 JP JP6930884A patent/JPS60213105A/ja active Pending
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