JPH0241042B2 - - Google Patents
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- JPH0241042B2 JPH0241042B2 JP55174162A JP17416280A JPH0241042B2 JP H0241042 B2 JPH0241042 B2 JP H0241042B2 JP 55174162 A JP55174162 A JP 55174162A JP 17416280 A JP17416280 A JP 17416280A JP H0241042 B2 JPH0241042 B2 JP H0241042B2
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- Japan
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- mos transistor
- type mosfet
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- 230000007423 decrease Effects 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
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- 239000003990 capacitor Substances 0.000 description 1
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- 239000004332 silver Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
Description
本発明はモノリシツクMOSICの定低電圧回路
に関する。 従来の代表的なモノリシツクMOSICの定低電
圧回路の概略は第１図のごとく、基準電圧発生回
路１１とオペアンプ１２とゲート電位を制御する
ことにより等価抵抗値が変ることを利用した
MOSFET１３からなり、基準電圧発生回路から
得られる基準電圧Vstと定低電圧回路の出力電圧
Vregが基準電圧Vstと同電位になるようにして定
低電圧を作り出している。しかしながら、このよ
うな回路は第１図の回路を構成する素子、及び、
オペアンプの発振防止用のコンデンサ１４の為
に、非常に大きなパターン面積を必要とし、IC
チツプの小型化との兼ね合で、大きな障害となつ
ている。 本発明はかかる障害を克服するために、僅かな
パターン面積ですむ回路構成の定低電圧回路を提
供するものである。 まず第２図で回路構成を説明する。 Ｐ型MOSFET２１及び２２のソース及び基盤
電位は＋VDDに接続されている。 またＮ型MOSFET２３及び２４のソース及
び、基盤電位は−Vssに接続されている。 またＰ型MOSFE２１のゲートとドレインは接
続されている。 またＰ型MOSFET２２のゲートはＰ型
MOSFET２１のゲートに接続されている。 またＮ型MOSFET２３のゲートは＋VDDに接
続されている。 またＮ型MOSFET２４のゲートとドレインは
接続されている。 またＰ型MOSFET２１のドレインとＮ型
MOSFET２３のドレインは接続されている。 またＰ型MOSFET２２のドレインとＮ型
MOSFET２４のドレインは接続され、かつ出力
端子２５となつている。 またＰ型MOSFET２１のコンダクタンス係数
（以下βとする。）をβP1，スレツシユホールド電
圧をVTpとする。 またＰ型MOSFET２２のβをβp2，スレツシユ
ホールド電圧をVTpとする。 またＮ型MOSFET２３のβをβN1，スレツシユ
ホールド電圧をVTNHとする。 またＮ型MOSFET２４のβをβN2，スレツシユ
ホールド電圧をVTNLとする。 以上に述べた構成の回路に第３図に示すごとく
負荷を接続したときの動作を次に説明する。Ｐ型
MOSFET２１及びＰ型MOSFET２２は、共に
飽和領域で動作し、かつゲート電位が共通なの
で、Ｐ型MOSFET２１に流れる電流とＰ型
MOSFET２２に流れる電流の比は、βP1とβP2の
比に等しい。また、Ｐ型MOSFET２１とＮ型
MOSFET２３に流れる電流は等しい。またＰ型
MOSFET２２に流れる電流とＮ型MOSFET２
４に流れる電流は関連がある。またＮ型
MOSFET２４に流れる電流と出力端子２５の電
位は関連がある。すなわち出力端子２５の電位
は、MOSFET２１，２２，２３，２４のすべて
に関係している。そしてＮ型MOSFETのスレツ
シユホールド電圧VTNHが高い程、MOSFET２
１，２３に流れる電流が少なくなると共に、Ｐ型
MOSFET２２に流れる電流も少なくなる。そし
てＰ型MOSFET２２に流れる電流が少なくなる
程、出力端子２５の電位は−Vss側の電位に近ず
く。また、Ｎ型MOSFET２４のスレツシユホー
ルド電圧VTNLが低い程、出力端子２５の電位は
−Vss側の電位に近ずく。したがつて、βP1，βP2，
βN1，βN2を適切に設定すれば、出力端子２５に電
源電圧に無関係な一定電圧である（VTBH−VTNL）
の値の電圧を取り出せる可能性があり、そして実
際に取り出せるのである。 以上が原理の概略であるが、ここで各
MOSFETの役目を単純化して再記すると、Ｐ型
MOSFET２１，２２は、各MOSFET２１，２
２を含む回路の電流を互いに関連づける役目をす
る。Ｎ型MOSFET２３は、高い方のスレツシユ
ホールド電圧VTNHを作る役目をする。Ｎ型
MOSFET２４は、低い方のスレツシユホールド
電圧VTNLを作る役目をする。そしてβP1，βP2，
βN1，βN2には設計上の自由度をもたせ、負荷電流
の設定値に対し、設計上の調整をする役目をして
いる。 なお、MOSFET２１，２２，２３，２４は、
すべて飽和領域で動作するように設計する必要が
あり、その条件は、後述する不等式（101），
（102）式の中に含まれている。 以上が、第３図に示す回路の定性的な説明であ
るが、同様の回路動作を、次に式により説明す
る。 Ｐ型MOSFET２１及びＮ型MOSFET２３に
流れる電流をI1とする。 またＰ型MOSFET２２に流れる電流をIp2とす
る。 またＮ型MOSFET２４に流れる電流をIN2とす
る。 また負荷電流をILとする。 またＰ型MOSFET２１のドレインの電位をVG
とする。ただし−Vssを０電位にとる。 またＰ型MOSFET２２のドレイン、つまりこ
の定低電圧回路の出力の電位をVregとする。 また、このとき 及び の条件式が成立するように、βp1，βN1，VDD，
VTNH，VTNL，VTpを設定すると、各MOSFETは
全て飽和領域で動作するため、飽和領域で動作す
るMOSFETの電流式に基づき、 I1（１／２βp1（VDD−VG−VTP）2 ……(103) I1＝１／２βN1（VDD−VTNH）2 ……(104) Ip2＝１／２βp2（VDD−VG−VTp）2 ……(105) IN2＝１／２βN2（Vreg−VTNL）2 ……(106) Ip2＋IL＝IN2 ……(107) の各関係式が成りたつ。 また負荷電流ILとＰ型MOSFET２２に流れる
電流Ip2との間に IL＝nIP2 (108) の関係があつたとすると、（103）〜（108）式を
解くことにより Vreg＝VTNL＋Ｋ（VDD−VTNH） ……(109) となる。ただし ここで Ｋ＝１ ……(111) となるようβp1，βp2，βN1，βN2を設定すると VDD−Vreg＝VTNH−VTNL ……(112) となる。尚、（110）式は（111）式より、 （ｎ＋１）βN1・βP2／βN2・βP1＝１ となり、βP1／βP2＝mβN1／βN2，ｍ＝ｎ＋１＞１，
ｎ＞０と表わされる。したがつて（112）式によ
り、（101）（102），（111）の各条件式を満たすよ
うに設計すれば、出力端子２５と＋VDDの間に定
低電圧（VTNH−VTNL）が取り出せる。 以上により定低電圧が得られることを述べた
が、その設計条件の中に（108）式の関係が含ま
れている。したがつて集積回路の製造上のバラツ
キや、使い方によつて負荷電流ILが変動した場合
（111）式の Ｋ＝１ という条件がくずれ、出力電圧が変動する恐れが
あるが、その場合の電圧特性の数値計算例を第４
図に示す。ただし VTNH＝1.35〔Ｖ〕 VTNL＝0.30〔Ｖ〕 VTp＝0.5〔Ｖ〕 ｎ＝12 （Ｋ＝１） の場合であつて、ILの増減に伴う変化をｎ及びＫ
の変化として考え、Ｋをパラメータにとつてい
る。第４図から分るようにVDD＝1.55〔Ｖ〕程度の
銀電池を電源として用いた場合、Ｋ＝0.8〜Ｋ＝
1.2に相当する負荷電流の変動はほぼ64〜144％で
あるが、該変動に対しても、定低電圧回路の出力
電圧の変動は±0.05〔Ｖ〕におさまつているので
充分、実用に耐えることが分る。 また従来、基準電圧発生回路として、第２図と
類似の回路があるが、負荷電流を取り出すことが
出来ないので、本発明の回路とは異なる。 また第５図は第３図におけるＰ型MOSFETと
Ｎ型MOSFETの関係を入れ替えたもので Ｐ型MOSFET２１→Ｎ型MOSFET５１ Ｐ型MOSFET２２→Ｎ型MOSFET５２ Ｎ型MOSFET２３→Ｐ型MOSFET５３ Ｎ型MOSFET２４→Ｐ型MOSFET５４ という関係で対応している。このとき対応した関
係、つまり第５図及び第６図で の各条件式を満たすように設計すると Vreg−VTpH−VTpL ……(118) の関係式が得られる。つまり出力端子５５と−
Vssの間に定低電圧（VTpH−VTpL）が取り出すこ
とが出来る。 以上に説明したように、基準電圧の定低電圧回
路は、互いに等しいスレツシユホールド電圧を有
する第１導電型の２つのMOSFETと、互いに異
なるスレツシユホールド電圧を有する第２導電型
の２つのMOSFETを備え、各MOSFETを飽和
領域で動作させ、出力として異なるスレツシユホ
ールド電圧の差に基づく電圧が得られるようにβ
を設定したので、僅かなパターン面積で安定な定
電圧を得ることができる。
に関する。 従来の代表的なモノリシツクMOSICの定低電
圧回路の概略は第１図のごとく、基準電圧発生回
路１１とオペアンプ１２とゲート電位を制御する
ことにより等価抵抗値が変ることを利用した
MOSFET１３からなり、基準電圧発生回路から
得られる基準電圧Vstと定低電圧回路の出力電圧
Vregが基準電圧Vstと同電位になるようにして定
低電圧を作り出している。しかしながら、このよ
うな回路は第１図の回路を構成する素子、及び、
オペアンプの発振防止用のコンデンサ１４の為
に、非常に大きなパターン面積を必要とし、IC
チツプの小型化との兼ね合で、大きな障害となつ
ている。 本発明はかかる障害を克服するために、僅かな
パターン面積ですむ回路構成の定低電圧回路を提
供するものである。 まず第２図で回路構成を説明する。 Ｐ型MOSFET２１及び２２のソース及び基盤
電位は＋VDDに接続されている。 またＮ型MOSFET２３及び２４のソース及
び、基盤電位は−Vssに接続されている。 またＰ型MOSFE２１のゲートとドレインは接
続されている。 またＰ型MOSFET２２のゲートはＰ型
MOSFET２１のゲートに接続されている。 またＮ型MOSFET２３のゲートは＋VDDに接
続されている。 またＮ型MOSFET２４のゲートとドレインは
接続されている。 またＰ型MOSFET２１のドレインとＮ型
MOSFET２３のドレインは接続されている。 またＰ型MOSFET２２のドレインとＮ型
MOSFET２４のドレインは接続され、かつ出力
端子２５となつている。 またＰ型MOSFET２１のコンダクタンス係数
（以下βとする。）をβP1，スレツシユホールド電
圧をVTpとする。 またＰ型MOSFET２２のβをβp2，スレツシユ
ホールド電圧をVTpとする。 またＮ型MOSFET２３のβをβN1，スレツシユ
ホールド電圧をVTNHとする。 またＮ型MOSFET２４のβをβN2，スレツシユ
ホールド電圧をVTNLとする。 以上に述べた構成の回路に第３図に示すごとく
負荷を接続したときの動作を次に説明する。Ｐ型
MOSFET２１及びＰ型MOSFET２２は、共に
飽和領域で動作し、かつゲート電位が共通なの
で、Ｐ型MOSFET２１に流れる電流とＰ型
MOSFET２２に流れる電流の比は、βP1とβP2の
比に等しい。また、Ｐ型MOSFET２１とＮ型
MOSFET２３に流れる電流は等しい。またＰ型
MOSFET２２に流れる電流とＮ型MOSFET２
４に流れる電流は関連がある。またＮ型
MOSFET２４に流れる電流と出力端子２５の電
位は関連がある。すなわち出力端子２５の電位
は、MOSFET２１，２２，２３，２４のすべて
に関係している。そしてＮ型MOSFETのスレツ
シユホールド電圧VTNHが高い程、MOSFET２
１，２３に流れる電流が少なくなると共に、Ｐ型
MOSFET２２に流れる電流も少なくなる。そし
てＰ型MOSFET２２に流れる電流が少なくなる
程、出力端子２５の電位は−Vss側の電位に近ず
く。また、Ｎ型MOSFET２４のスレツシユホー
ルド電圧VTNLが低い程、出力端子２５の電位は
−Vss側の電位に近ずく。したがつて、βP1，βP2，
βN1，βN2を適切に設定すれば、出力端子２５に電
源電圧に無関係な一定電圧である（VTBH−VTNL）
の値の電圧を取り出せる可能性があり、そして実
際に取り出せるのである。 以上が原理の概略であるが、ここで各
MOSFETの役目を単純化して再記すると、Ｐ型
MOSFET２１，２２は、各MOSFET２１，２
２を含む回路の電流を互いに関連づける役目をす
る。Ｎ型MOSFET２３は、高い方のスレツシユ
ホールド電圧VTNHを作る役目をする。Ｎ型
MOSFET２４は、低い方のスレツシユホールド
電圧VTNLを作る役目をする。そしてβP1，βP2，
βN1，βN2には設計上の自由度をもたせ、負荷電流
の設定値に対し、設計上の調整をする役目をして
いる。 なお、MOSFET２１，２２，２３，２４は、
すべて飽和領域で動作するように設計する必要が
あり、その条件は、後述する不等式（101），
（102）式の中に含まれている。 以上が、第３図に示す回路の定性的な説明であ
るが、同様の回路動作を、次に式により説明す
る。 Ｐ型MOSFET２１及びＮ型MOSFET２３に
流れる電流をI1とする。 またＰ型MOSFET２２に流れる電流をIp2とす
る。 またＮ型MOSFET２４に流れる電流をIN2とす
る。 また負荷電流をILとする。 またＰ型MOSFET２１のドレインの電位をVG
とする。ただし−Vssを０電位にとる。 またＰ型MOSFET２２のドレイン、つまりこ
の定低電圧回路の出力の電位をVregとする。 また、このとき 及び の条件式が成立するように、βp1，βN1，VDD，
VTNH，VTNL，VTpを設定すると、各MOSFETは
全て飽和領域で動作するため、飽和領域で動作す
るMOSFETの電流式に基づき、 I1（１／２βp1（VDD−VG−VTP）2 ……(103) I1＝１／２βN1（VDD−VTNH）2 ……(104) Ip2＝１／２βp2（VDD−VG−VTp）2 ……(105) IN2＝１／２βN2（Vreg−VTNL）2 ……(106) Ip2＋IL＝IN2 ……(107) の各関係式が成りたつ。 また負荷電流ILとＰ型MOSFET２２に流れる
電流Ip2との間に IL＝nIP2 (108) の関係があつたとすると、（103）〜（108）式を
解くことにより Vreg＝VTNL＋Ｋ（VDD−VTNH） ……(109) となる。ただし ここで Ｋ＝１ ……(111) となるようβp1，βp2，βN1，βN2を設定すると VDD−Vreg＝VTNH−VTNL ……(112) となる。尚、（110）式は（111）式より、 （ｎ＋１）βN1・βP2／βN2・βP1＝１ となり、βP1／βP2＝mβN1／βN2，ｍ＝ｎ＋１＞１，
ｎ＞０と表わされる。したがつて（112）式によ
り、（101）（102），（111）の各条件式を満たすよ
うに設計すれば、出力端子２５と＋VDDの間に定
低電圧（VTNH−VTNL）が取り出せる。 以上により定低電圧が得られることを述べた
が、その設計条件の中に（108）式の関係が含ま
れている。したがつて集積回路の製造上のバラツ
キや、使い方によつて負荷電流ILが変動した場合
（111）式の Ｋ＝１ という条件がくずれ、出力電圧が変動する恐れが
あるが、その場合の電圧特性の数値計算例を第４
図に示す。ただし VTNH＝1.35〔Ｖ〕 VTNL＝0.30〔Ｖ〕 VTp＝0.5〔Ｖ〕 ｎ＝12 （Ｋ＝１） の場合であつて、ILの増減に伴う変化をｎ及びＫ
の変化として考え、Ｋをパラメータにとつてい
る。第４図から分るようにVDD＝1.55〔Ｖ〕程度の
銀電池を電源として用いた場合、Ｋ＝0.8〜Ｋ＝
1.2に相当する負荷電流の変動はほぼ64〜144％で
あるが、該変動に対しても、定低電圧回路の出力
電圧の変動は±0.05〔Ｖ〕におさまつているので
充分、実用に耐えることが分る。 また従来、基準電圧発生回路として、第２図と
類似の回路があるが、負荷電流を取り出すことが
出来ないので、本発明の回路とは異なる。 また第５図は第３図におけるＰ型MOSFETと
Ｎ型MOSFETの関係を入れ替えたもので Ｐ型MOSFET２１→Ｎ型MOSFET５１ Ｐ型MOSFET２２→Ｎ型MOSFET５２ Ｎ型MOSFET２３→Ｐ型MOSFET５３ Ｎ型MOSFET２４→Ｐ型MOSFET５４ という関係で対応している。このとき対応した関
係、つまり第５図及び第６図で の各条件式を満たすように設計すると Vreg−VTpH−VTpL ……(118) の関係式が得られる。つまり出力端子５５と−
Vssの間に定低電圧（VTpH−VTpL）が取り出すこ
とが出来る。 以上に説明したように、基準電圧の定低電圧回
路は、互いに等しいスレツシユホールド電圧を有
する第１導電型の２つのMOSFETと、互いに異
なるスレツシユホールド電圧を有する第２導電型
の２つのMOSFETを備え、各MOSFETを飽和
領域で動作させ、出力として異なるスレツシユホ
ールド電圧の差に基づく電圧が得られるようにβ
を設定したので、僅かなパターン面積で安定な定
電圧を得ることができる。
第１図は従来の定低電圧回路、第２図は本発明
にもとづく定低電圧回路、第３図は本発明の定低
電圧回路に負荷を接続した時の各電流を示したも
の、第４図は本発明の定低電圧回路の出力電圧特
性、第５図は本発明の定低電圧回路におけるＰ型
MOSFETとＮ型MOSFETを入れ替えた定低電
圧回路、第６図は第５図の回路に負荷を接続した
ときの状態を示す。 ２１，２２……Ｐ型MOSFET、２３，２４…
…Ｎ型MOSFET、５１，５２……Ｎ型
MOSFET、５３，５４……Ｐ型MOSFET、５
６，６６……負荷、３６，６６……負荷。
にもとづく定低電圧回路、第３図は本発明の定低
電圧回路に負荷を接続した時の各電流を示したも
の、第４図は本発明の定低電圧回路の出力電圧特
性、第５図は本発明の定低電圧回路におけるＰ型
MOSFETとＮ型MOSFETを入れ替えた定低電
圧回路、第６図は第５図の回路に負荷を接続した
ときの状態を示す。 ２１，２２……Ｐ型MOSFET、２３，２４…
…Ｎ型MOSFET、５１，５２……Ｎ型
MOSFET、５３，５４……Ｐ型MOSFET、５
６，６６……負荷、３６，６６……負荷。
Claims (1)
- 【特許請求の範囲】 １ 互いに等しいスレツシユホールド電圧を有し
ソースを第１の電源電位に各々接続する第１導電
型の第１及び第２のMOSトランジスタと、互い
に異なるスレツシユホールド電圧を有しソースを
第２の電源電位に各々接続する第２導電型の第３
及び第４のMOSトランジスタとを備え、 前記第１のMOSトランジスタのゲート及びド
レイン、前記第２のMOSトランジスタのゲート、
前記第３のMOSトランジスタのドレインは共通
接続され、前記第３のMOSトランジスタのゲー
トは前記第１の電源電位に接続され、前記第２の
MOSトランジスタのドレイン、前記第４のMOS
トランジスタのゲート及びドレインは共通接続さ
れ、前記第１、第２、第３及び第４のMOSトラ
ンジスタは飽和領域で動作されると共に β21／β22＝mβ23／β24 ｍ：ｍ＞１の定数 β21：第１のMOSトランジスタのβ β22：第２のMOSトランジスタのβ β23：第３のMOSトランジスタのβ β24：第４のMOSトランジスタのβ となるように各βが設定されてなり、前記第１の
電源電位と前記第２のMOSトランジスタのドレ
インの間に接続される負荷手段に前記互いに異な
るスレツシユホールド電圧の差に基づく電圧を供
給することを特徴とする定低電圧回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55174162A JPS5798016A (en) | 1980-12-10 | 1980-12-10 | Constant low voltage circuit |
| GB8135051A GB2090442B (en) | 1980-12-10 | 1981-11-20 | A low voltage regulation circuit |
| US06/328,348 US4414503A (en) | 1980-12-10 | 1981-12-07 | Low voltage regulation circuit |
| CH7863/81A CH649162A5 (fr) | 1980-12-10 | 1981-12-09 | Circuit de regulation de basse tension. |
| DE3148808A DE3148808C2 (de) | 1980-12-10 | 1981-12-10 | Schaltungsanordnung zur Abgabe einer im wesentlichen konstanten, niedrigen Spannung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55174162A JPS5798016A (en) | 1980-12-10 | 1980-12-10 | Constant low voltage circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5798016A JPS5798016A (en) | 1982-06-18 |
| JPH0241042B2 true JPH0241042B2 (ja) | 1990-09-14 |
Family
ID=15973774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55174162A Granted JPS5798016A (en) | 1980-12-10 | 1980-12-10 | Constant low voltage circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5798016A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59149423A (ja) * | 1983-02-16 | 1984-08-27 | Seiko Epson Corp | 基準電圧回路 |
| US5197033A (en) * | 1986-07-18 | 1993-03-23 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
-
1980
- 1980-12-10 JP JP55174162A patent/JPS5798016A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5798016A (en) | 1982-06-18 |
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