JPH027088B2 - - Google Patents
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- JPH027088B2 JPH027088B2 JP57222519A JP22251982A JPH027088B2 JP H027088 B2 JPH027088 B2 JP H027088B2 JP 57222519 A JP57222519 A JP 57222519A JP 22251982 A JP22251982 A JP 22251982A JP H027088 B2 JPH027088 B2 JP H027088B2
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- 229910052982 molybdenum disulfide Inorganic materials 0.000 description 7
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- 101100508768 Arabidopsis thaliana IMPA3 gene Proteins 0.000 description 1
- 101100478187 Arabidopsis thaliana MOS4 gene Proteins 0.000 description 1
- 101100262446 Arabidopsis thaliana UBA1 gene Proteins 0.000 description 1
- 102100030393 G-patch domain and KOW motifs-containing protein Human genes 0.000 description 1
- 101150090280 MOS1 gene Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、Ｐチヤネル形絶縁ゲート電界効果
トランジスタ（以下Ｐ−MOSと略す）とＮチヤ
ネル形絶縁ゲート電界効果トランジスタ（以下Ｎ
−MOSと略す）とからなる相補形絶縁ゲート電
界効果トランジスタ（以下Ｃ−MOSと略す）を
用いた、温度特性の良い基準電圧発生回路に関す
るものである。
トランジスタ（以下Ｐ−MOSと略す）とＮチヤ
ネル形絶縁ゲート電界効果トランジスタ（以下Ｎ
−MOSと略す）とからなる相補形絶縁ゲート電
界効果トランジスタ（以下Ｃ−MOSと略す）を
用いた、温度特性の良い基準電圧発生回路に関す
るものである。
第１図は、基準電圧発生回路の従来例を示すも
のである。図において、負電源（VSSと接地VDD
との間に、Ｎ−MOSと１Ｐ−MOS２とから成る
第１の直列回路２０、ならびに抵抗体３とＮ−
MOS４とＮ−MOS６とＰ−MOS５とから成る
第２の直列回路３０とを並列に接続している。そ
してＮ−MOS１とＮ−MOS４のゲートを接続す
るとともに、この共通ゲートをＮ−MOS１とＰ
−MOS２との共通ドレインに接続している。ま
たＰ−MOS２とＰ−MOS５とＮ−MOS６のゲ
ートを接続するとともに、この共通ゲートをＰ−
MOS５とＮ−MOS６との共通ドレインに接続し
ている。なおＮ−MOS１とＮ−MOS４は形状
（トランジスタのチヤネル幅／トランジスタのチ
ヤネル長：以下Ｗ／Ｌと略す）が同じであり、Ｎ
−MOS１のしきい電圧値はＮ−MOS４のしきい
電圧値より大きい。また、Ｐ−MOS２とＰ−
MOS５は形状（Ｗ／Ｌ）としきい値電圧値が同
じである。
のである。図において、負電源（VSSと接地VDD
との間に、Ｎ−MOSと１Ｐ−MOS２とから成る
第１の直列回路２０、ならびに抵抗体３とＮ−
MOS４とＮ−MOS６とＰ−MOS５とから成る
第２の直列回路３０とを並列に接続している。そ
してＮ−MOS１とＮ−MOS４のゲートを接続す
るとともに、この共通ゲートをＮ−MOS１とＰ
−MOS２との共通ドレインに接続している。ま
たＰ−MOS２とＰ−MOS５とＮ−MOS６のゲ
ートを接続するとともに、この共通ゲートをＰ−
MOS５とＮ−MOS６との共通ドレインに接続し
ている。なおＮ−MOS１とＮ−MOS４は形状
（トランジスタのチヤネル幅／トランジスタのチ
ヤネル長：以下Ｗ／Ｌと略す）が同じであり、Ｎ
−MOS１のしきい電圧値はＮ−MOS４のしきい
電圧値より大きい。また、Ｐ−MOS２とＰ−
MOS５は形状（Ｗ／Ｌ）としきい値電圧値が同
じである。
次に動作について説明する。第１図において、
Ｐ−MOS２とＰ−MOS５がカレントミラー回路
を構成しているので、Ｎ−MOS１とＮ−MOS４
を流れる電流値は等しい。さらにＮ−MOS１と
Ｎ−MOS４の形状（Ｗ／Ｌ）が等しいので、こ
の電流値I0と各々のゲート・ソース間電圧VGS1、
VGS4との関係は、 I0＝ｋ／２ Ｗ／Ｌ（VGS1−VTHN1）2 I0＝ｋ／２ Ｗ／Ｌ（VGS4−VTHN4）2 となる。
Ｐ−MOS２とＰ−MOS５がカレントミラー回路
を構成しているので、Ｎ−MOS１とＮ−MOS４
を流れる電流値は等しい。さらにＮ−MOS１と
Ｎ−MOS４の形状（Ｗ／Ｌ）が等しいので、こ
の電流値I0と各々のゲート・ソース間電圧VGS1、
VGS4との関係は、 I0＝ｋ／２ Ｗ／Ｌ（VGS1−VTHN1）2 I0＝ｋ／２ Ｗ／Ｌ（VGS4−VTHN4）2 となる。
上記２式を変形すると、
VGS1−VTHN1＝VGS4−VTHN4
VTHN1−VTHN4＝VGS1−VGS4
となり、ここで
VGS1−VGS4＝I0・Ｒであるから、Ｎ−MOS１
とＮ−MOS４の各しきい電圧値VTHN1、VTHN4の
差を抵抗体３の抵抗値Ｒで割つた値になる。即
ち、 I0＝（VTHN1−VTHN4）／Ｒ …(a) (a)式を見ればわかるように、電流値I0は負電源
電圧VSSの値には依存せず、一定である。またＰ
−MOS５とＮ−MOS６は各ゲートと共通ドレイ
ンが接続されているので、それぞれのドレイン・
ソース電圧｜VDS5I0｜とVDS6I0は電流I0だけによつ
て決まり、端子７に負電源電圧VSSに依存しない
基準電圧VOUTが発生する。即ち、 VOUT＝−（｜VDS5I0｜＋VDS6I0） …(b) 第２図、第３図はそれぞれＰ−MOS５、Ｎ−
MOS６のドレイン・ソース電圧（VDS5、VDS6）
との関係を示し、第４図は負電源電圧VSSと基準
電圧VOUTとの関係を示している。
とＮ−MOS４の各しきい電圧値VTHN1、VTHN4の
差を抵抗体３の抵抗値Ｒで割つた値になる。即
ち、 I0＝（VTHN1−VTHN4）／Ｒ …(a) (a)式を見ればわかるように、電流値I0は負電源
電圧VSSの値には依存せず、一定である。またＰ
−MOS５とＮ−MOS６は各ゲートと共通ドレイ
ンが接続されているので、それぞれのドレイン・
ソース電圧｜VDS5I0｜とVDS6I0は電流I0だけによつ
て決まり、端子７に負電源電圧VSSに依存しない
基準電圧VOUTが発生する。即ち、 VOUT＝−（｜VDS5I0｜＋VDS6I0） …(b) 第２図、第３図はそれぞれＰ−MOS５、Ｎ−
MOS６のドレイン・ソース電圧（VDS5、VDS6）
との関係を示し、第４図は負電源電圧VSSと基準
電圧VOUTとの関係を示している。
従来の基準電圧発生回路は以上のように構成さ
れており、抵抗体３のキヤリア密度が大きいと、
抵抗値の温度依存性は小さいが、低消費電力を要
求されるLSIの場合は、数MΩの抵抗値が必要と
なる。このような大きな抵抗値をチツプ上で実現
する際には、パターン上の制約から、キヤリア密
度の小さな抵抗を用いざるを得ないが、この場
合、第５図のように、抵抗値の温度依存性が大き
いために、各トランジスタを流れる電流I0も温度
依存性が大きくなり、第２図、第３図からわかる
ように、基準電圧VOUTも第６図のように温度依
存性が大きいものになるという欠点を持つてい
た。
れており、抵抗体３のキヤリア密度が大きいと、
抵抗値の温度依存性は小さいが、低消費電力を要
求されるLSIの場合は、数MΩの抵抗値が必要と
なる。このような大きな抵抗値をチツプ上で実現
する際には、パターン上の制約から、キヤリア密
度の小さな抵抗を用いざるを得ないが、この場
合、第５図のように、抵抗値の温度依存性が大き
いために、各トランジスタを流れる電流I0も温度
依存性が大きくなり、第２図、第３図からわかる
ように、基準電圧VOUTも第６図のように温度依
存性が大きいものになるという欠点を持つてい
た。
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、温度依存性の小
さい基準電圧発生回路を提供することを目的とし
ている。
除去するためになされたもので、温度依存性の小
さい基準電圧発生回路を提供することを目的とし
ている。
この発明に係る基準電圧発生回路は、第１のト
ランジスタのチヤネル幅またはチヤネル長の少な
くとも一方を第３のトランジスタのチヤネル幅ま
たはチヤネル長より大きくするようにしたもので
ある。
ランジスタのチヤネル幅またはチヤネル長の少な
くとも一方を第３のトランジスタのチヤネル幅ま
たはチヤネル長より大きくするようにしたもので
ある。
この発明においては、上述のように構成したの
で、抵抗の持つ温度係数が上記トランジスタのチ
ヤネル幅またはチヤネル長の差により相殺され
る。
で、抵抗の持つ温度係数が上記トランジスタのチ
ヤネル幅またはチヤネル長の差により相殺され
る。
以下、この発明の第１の実施例を図について説
明する。本実施例回路は第１図におけるＮ−
MOS１の形状（W1／L1）をＮ−MOS４の形状
（W4／L4）の数倍に大きくしたもので、それ以外
は従来のものと同様である。
明する。本実施例回路は第１図におけるＮ−
MOS１の形状（W1／L1）をＮ−MOS４の形状
（W4／L4）の数倍に大きくしたもので、それ以外
は従来のものと同様である。
次にこの発明の一実施例の動作を従来例と比較
しながら説明していく。第７図は従来例におけ
る、また第８図はこの発明の一実施例におけるＮ
−MOS１、Ｎ−MOS４のドレイン・ソース電圧
とドレイン・ソース電流との関係を示したもので
ある。第７図、第８図のように室温において、各
トランジスタを流れる電流値がI0になるように、
Ｎ−MOS１、Ｎ−MOS４のしきい値電圧値を決
めてある。つまり室温では従来例、本実施例共に
基準電圧VOUTは等しい値である。
しながら説明していく。第７図は従来例におけ
る、また第８図はこの発明の一実施例におけるＮ
−MOS１、Ｎ−MOS４のドレイン・ソース電圧
とドレイン・ソース電流との関係を示したもので
ある。第７図、第８図のように室温において、各
トランジスタを流れる電流値がI0になるように、
Ｎ−MOS１、Ｎ−MOS４のしきい値電圧値を決
めてある。つまり室温では従来例、本実施例共に
基準電圧VOUTは等しい値である。
次に高温になつた場合を考える。従来例のよう
にＮ−MOS１とＮ−MOS４の形状（Ｗ／Ｌ）が
同じ場合、第７図のようにＮ−MOS１とＮ−
MOS４のドレイン・ソース電圧の差Vaはドレイ
ン・ソース電流に依存せず、しきい電圧値の差に
等しいので、(a)式からわかるように、抵抗体３の
抵抗値Ｒの増大がそのままI0の減少に効いて、ド
レイン・ソース電流はIAまで下がることになる。
にＮ−MOS１とＮ−MOS４の形状（Ｗ／Ｌ）が
同じ場合、第７図のようにＮ−MOS１とＮ−
MOS４のドレイン・ソース電圧の差Vaはドレイ
ン・ソース電流に依存せず、しきい電圧値の差に
等しいので、(a)式からわかるように、抵抗体３の
抵抗値Ｒの増大がそのままI0の減少に効いて、ド
レイン・ソース電流はIAまで下がることになる。
ところが、本実施例のようにＮ−MOS１の形
状（Ｗ／Ｌ）をＮ−MOS４の形状より数倍大き
くしておくと、高温になつて抵抗値Ｒが増大し、
電流I0が減少し始めると、第８図のようにＮ−
MOS１とＮ−MOS４のドレイン・ソース電圧差
が増大していくので、電流はIBまでしか下がらな
い。ここで(b)式及び第２図、第３図から、電流の
変化量が小さければ、基準電圧VOUTの変化量も
小さいことがわかる。つまり、この実施例は、温
度特性の良い基準電圧発生回路になつているので
ある。
状（Ｗ／Ｌ）をＮ−MOS４の形状より数倍大き
くしておくと、高温になつて抵抗値Ｒが増大し、
電流I0が減少し始めると、第８図のようにＮ−
MOS１とＮ−MOS４のドレイン・ソース電圧差
が増大していくので、電流はIBまでしか下がらな
い。ここで(b)式及び第２図、第３図から、電流の
変化量が小さければ、基準電圧VOUTの変化量も
小さいことがわかる。つまり、この実施例は、温
度特性の良い基準電圧発生回路になつているので
ある。
なお、上記第１実施例では、Ｎ−MOS４のド
レインと接地VDDとの間にＮ−MOS６とＰ−
MOS５が接続されているが、第９図に第２実施
例として、Ｐ−MOS５だけが接続された回路を
示す。本実施例は基準電圧として、Ｐ−MOS５
のドレイン・ソース電圧が出力される事以外は、
第１実施例と同じ動作をする。
レインと接地VDDとの間にＮ−MOS６とＰ−
MOS５が接続されているが、第９図に第２実施
例として、Ｐ−MOS５だけが接続された回路を
示す。本実施例は基準電圧として、Ｐ−MOS５
のドレイン・ソース電圧が出力される事以外は、
第１実施例と同じ動作をする。
また第１実施例では、各トランジスタを流れる
電流I0を、抵抗体と２つのＮ−MOSで制御した
が、これを抵抗体と２つのＰ−MOSで制御する
回路の一例を第３実施例として第１０図に示す。
図において、Ｎ−MOS８とＮ−MOS１０は形状
（Ｗ／Ｌ）しきい電圧値が等しく、Ｐ−MOS９は
Ｐ−MOS１１より形状（Ｗ／Ｌ）、しきい電圧値
の絶対値が大きい。
電流I0を、抵抗体と２つのＮ−MOSで制御した
が、これを抵抗体と２つのＰ−MOSで制御する
回路の一例を第３実施例として第１０図に示す。
図において、Ｎ−MOS８とＮ−MOS１０は形状
（Ｗ／Ｌ）しきい電圧値が等しく、Ｐ−MOS９は
Ｐ−MOS１１より形状（Ｗ／Ｌ）、しきい電圧値
の絶対値が大きい。
この第３実施例で正電源電圧を変化させた場
合、端子１３に基準電圧として、Ｎ−MOS１０
のドレイン・ソース電圧が現れる。第２、第３実
施例ともに温度特性の効果は第１実施例と同じで
ある。
合、端子１３に基準電圧として、Ｎ−MOS１０
のドレイン・ソース電圧が現れる。第２、第３実
施例ともに温度特性の効果は第１実施例と同じで
ある。
以上説明したように、この発明による基準電圧
発生回路によれば、第３のトランジスタの形状
（Ｗ／Ｌ）を第３のトランジスタの形状（Ｗ／Ｌ）
より大きくしたので、温度特性の良い基準電圧を
得られる効果がある。
発生回路によれば、第３のトランジスタの形状
（Ｗ／Ｌ）を第３のトランジスタの形状（Ｗ／Ｌ）
より大きくしたので、温度特性の良い基準電圧を
得られる効果がある。
第１図は従来および本発明の第１の実施例によ
る基準電圧発生回路を示す電気回路図、第２図、
第３図は基準電圧発生回路の動作説明のためのト
ランジスタ特性図、第４図は基準電圧発生回路の
動作説明のための負電源電圧−基準電圧特性図、
第５図は抵抗体の抵抗値の温度特性図、第６図は
従来の基準電圧発生回路の基準電圧温度特性図、
第７図は従来の基準電圧発生回路の動作説明のた
めのトランジスタ特性図、第８図は本発明の第１
実施例による基準電圧発生回路の動作説明のため
のトランジスタ特性図、第９図、第１０図は本発
明の第２、第３の実施例による基準電圧発生回路
を示す電気回路図である。 図において、１，４，６，８，１０はＮ−
MOS、２，５，９，１１はＰ−MOS、２０は第
１の直列回路、３０は第２の直列回路、３，１２
は抵抗体、VSSは負電源（第１の電位）（但し第１
０図ではVDDが正電源で、VSSが接地）、VDDは接
地（第２の電位）、７，１３は基準電圧出力端子
である。なお図中同一符号は同一又は相当部分を
示す。
る基準電圧発生回路を示す電気回路図、第２図、
第３図は基準電圧発生回路の動作説明のためのト
ランジスタ特性図、第４図は基準電圧発生回路の
動作説明のための負電源電圧−基準電圧特性図、
第５図は抵抗体の抵抗値の温度特性図、第６図は
従来の基準電圧発生回路の基準電圧温度特性図、
第７図は従来の基準電圧発生回路の動作説明のた
めのトランジスタ特性図、第８図は本発明の第１
実施例による基準電圧発生回路の動作説明のため
のトランジスタ特性図、第９図、第１０図は本発
明の第２、第３の実施例による基準電圧発生回路
を示す電気回路図である。 図において、１，４，６，８，１０はＮ−
MOS、２，５，９，１１はＰ−MOS、２０は第
１の直列回路、３０は第２の直列回路、３，１２
は抵抗体、VSSは負電源（第１の電位）（但し第１
０図ではVDDが正電源で、VSSが接地）、VDDは接
地（第２の電位）、７，１３は基準電圧出力端子
である。なお図中同一符号は同一又は相当部分を
示す。
Claims (1)
- １ 第１の電位にソースが接続された第１導電形
の第１のトランジスタを含み、該第１のトランジ
スタのドレインと第２の電位との間に少なくとも
第２導電形の第２のトランジスタが接続された第
１の直列回路と、上記第１の電位に一端が接続さ
れた抵抗体と、上記抵抗体の他端にソースが接続
された第１導電形の第３のトランジスタとを含
み、上記第３のトランジスタのドレインと上記第
２の電位との間に少なくとも第２導電形の第４の
トランジスタが接続された第２の直列回路とをそ
れぞれ並列に接続し、上記第１のトランジスタの
ゲートと上記第３のトランジスタのゲートを接続
するとともに、該共通ゲートを一方の直列回路に
属する上記第１あるいは第３のトランジスタのド
レインに接続し、上記第２のトランジスタのゲー
トと上記第４のトランジスタのゲートを接続する
とともに該共通ゲートを他方の直列回路に属する
上記第２あるいは第４のトランジスタのドレイン
に接続し、上記第１のトランジスタのしきい値電
圧の絶対値を上記第３のトランジスタのしきい値
電圧の絶対値より大きくし、上記直列回路の少な
くとも１ケ所から基準電位を発生させる回路であ
つて上記第１のトランジスタの形状（Ｗ／Ｌ：
幅／長さ）を上記第３のトランジスタの形状
（Ｗ／Ｌ：幅／長さ）より大きくしたことを特徴
とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57222519A JPS59111419A (ja) | 1982-12-16 | 1982-12-16 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57222519A JPS59111419A (ja) | 1982-12-16 | 1982-12-16 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59111419A JPS59111419A (ja) | 1984-06-27 |
| JPH027088B2 true JPH027088B2 (ja) | 1990-02-15 |
Family
ID=16783695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57222519A Granted JPS59111419A (ja) | 1982-12-16 | 1982-12-16 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59111419A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4478994B1 (ja) * | 2009-06-24 | 2010-06-09 | 一 安東 | 基準電圧発生回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS554647A (en) * | 1978-06-27 | 1980-01-14 | Nippon Precision Saakitsutsu Kk | Constant voltage circuit |
-
1982
- 1982-12-16 JP JP57222519A patent/JPS59111419A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS554647A (en) * | 1978-06-27 | 1980-01-14 | Nippon Precision Saakitsutsu Kk | Constant voltage circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59111419A (ja) | 1984-06-27 |
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