JPS6324407A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPS6324407A JPS6324407A JP61168658A JP16865886A JPS6324407A JP S6324407 A JPS6324407 A JP S6324407A JP 61168658 A JP61168658 A JP 61168658A JP 16865886 A JP16865886 A JP 16865886A JP S6324407 A JPS6324407 A JP S6324407A
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- Japan
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明はＣＭＯ３形トランジスタから構成される、低
消費電力で駆動できる基準電圧発生回路に関するもので
ある。
消費電力で駆動できる基準電圧発生回路に関するもので
ある。
第３図は従来の基準電圧発生回路を示す回路図である。
同図において、１はソースが電源（■ＤＤ）、ドレイン
及びゲートがノード２に接続された第１のＰＭＯＳ、３
はドレインがノード２．ゲートがノード９に接続され、
ソースが接地（ＶｓＳ）された第１のＮＭＯ３，４は電
源とノード５の間に接続された抵抗体、６はソースがノ
ード５゜ゲートがノード２．ドレインがノード７に接続
された第２のＰＭＯＳ、Ｏはソースがノーｌ！７．ゲー
ト及びドレインがノード９に接続された第３のＰＭＯＳ
、１０はドレイン及びゲートがノード９に接続され、ソ
ースが接地された第２のＮＭＯＳである。
及びゲートがノード２に接続された第１のＰＭＯＳ、３
はドレインがノード２．ゲートがノード９に接続され、
ソースが接地（ＶｓＳ）された第１のＮＭＯ３，４は電
源とノード５の間に接続された抵抗体、６はソースがノ
ード５゜ゲートがノード２．ドレインがノード７に接続
された第２のＰＭＯＳ、Ｏはソースがノーｌ！７．ゲー
ト及びドレインがノード９に接続された第３のＰＭＯＳ
、１０はドレイン及びゲートがノード９に接続され、ソ
ースが接地された第２のＮＭＯＳである。
なお、前記第１のＰＭＯＳＩ及び第１のＮＭＯ８３から
第１の直列回路２０を構成し、前記抵抗体４．第２のＰ
ＭＯ３Ｇ、第３のＰＭＯＳ８及び第２のＮＭＯ３１０か
ら第２の直列回路３０を構成し、そして、この第１の直
列回路２０と第２の直列回路３０とは並列に接続される
。また、第１のＰＭＯＳＩと第２のＰＭＯＳ６は形状（
長さ：Ｌ１幅：Ｗ）が同じであるが、しきい電圧値の絶
対値は第１のＰＭＯＳＩの方が第２のＰＭＯＳ６より大
きい。また、第１のＮＭＯ３３と第２のＮＭＯ３ＩＯは
形状もしきい電圧値も共に同じである。
第１の直列回路２０を構成し、前記抵抗体４．第２のＰ
ＭＯ３Ｇ、第３のＰＭＯＳ８及び第２のＮＭＯ３１０か
ら第２の直列回路３０を構成し、そして、この第１の直
列回路２０と第２の直列回路３０とは並列に接続される
。また、第１のＰＭＯＳＩと第２のＰＭＯＳ６は形状（
長さ：Ｌ１幅：Ｗ）が同じであるが、しきい電圧値の絶
対値は第１のＰＭＯＳＩの方が第２のＰＭＯＳ６より大
きい。また、第１のＮＭＯ３３と第２のＮＭＯ３ＩＯは
形状もしきい電圧値も共に同じである。
次に、上記構成による基準電圧発生回路の動作について
説明する。
説明する。
まず、第１のＮＭＯ３３と第２のＮＭＯＳ １０がカレ
ントミラー回路を構成しているので、第１のＰＭＯＳＩ
と第２のＰＭＯＳ６を流れる電流値は等しい。さらに、
第１のＰＭＯＳ １と第２のＰＭＯＳ６の形状が等しく
、ゲートが共通なので、この電流値■０は第１のＰＭＯ
ＳＩと第２のＰＭＯＳ６の各しきい電圧値の絶対値Ｉ
ＶＴＨＰｌ １ 。
ントミラー回路を構成しているので、第１のＰＭＯＳＩ
と第２のＰＭＯＳ６を流れる電流値は等しい。さらに、
第１のＰＭＯＳ １と第２のＰＭＯＳ６の形状が等しく
、ゲートが共通なので、この電流値■０は第１のＰＭＯ
ＳＩと第２のＰＭＯＳ６の各しきい電圧値の絶対値Ｉ
ＶＴＨＰｌ １ 。
ＩＶ ｌＯ差を抵抗体４の抵抗値ＲＱで割った丁Ｈ
Ｐ２ 値になる。すなわち １ｏ−（ＩＶ丁ＨＰＩ ｌ −Ｉ Ｖ丁ＨＦ’ｓ
ｌ）／Ｒ□ ・・・（８）ｔａｔ式から、電流値１０
は電源電圧に依存せず一定である。そして、ノード７に
は、電源電圧に依存しない基準電圧Ｖ７ （Ｖ底ｃ、
）が発生する。第３のＰＭＯＳ８と隼２のＮＭＯ３Ｉ
Ｏのソース・ドレイン間電流が■ｏの時のソース・ドレ
イン電圧を各々ＶＳＤＰ３ 、 ＶＩＮ２とすると、
ｖ７は次式テ表−Ｕる。
Ｐ２ 値になる。すなわち １ｏ−（ＩＶ丁ＨＰＩ ｌ −Ｉ Ｖ丁ＨＦ’ｓ
ｌ）／Ｒ□ ・・・（８）ｔａｔ式から、電流値１０
は電源電圧に依存せず一定である。そして、ノード７に
は、電源電圧に依存しない基準電圧Ｖ７ （Ｖ底ｃ、
）が発生する。第３のＰＭＯＳ８と隼２のＮＭＯ３Ｉ
Ｏのソース・ドレイン間電流が■ｏの時のソース・ドレ
イン電圧を各々ＶＳＤＰ３ 、 ＶＩＮ２とすると、
ｖ７は次式テ表−Ｕる。
Ｖ ７ ” ＶＡＤＰ３ ＋Ｖ５ＤＮ１
°°（ｂ）ノード２．ノード５．ノード７及びノ
ード９に発生する電圧ｖ２．ｖ５．Ｖ７及び■９と電源
電圧との関係を第２図に示す。
°°（ｂ）ノード２．ノード５．ノード７及びノ
ード９に発生する電圧ｖ２．ｖ５．Ｖ７及び■９と電源
電圧との関係を第２図に示す。
そして、この回路全体を流れる消費電流ｂ１はＪＴ、＝
２ＸＩＯ・・・（Ｃ１ である。
２ＸＩＯ・・・（Ｃ１ である。
従来の基準電圧発生回路は前記（［ｌ）式及び（′ｂ）
式かられかるように、消費電流を下げるには抵抗値ＲＱ
を大きくする必要がある。しかし、低消費電力を要求さ
れるＬＳＩの場合、抵抗体４の抵抗値ＲＱは数ＭΩ以上
必要であり、このような大きな抵抗体をＩＣチップ上で
実現する際にはパターンサイズ上の制約から容易でない
という欠点があった。
式かられかるように、消費電流を下げるには抵抗値ＲＱ
を大きくする必要がある。しかし、低消費電力を要求さ
れるＬＳＩの場合、抵抗体４の抵抗値ＲＱは数ＭΩ以上
必要であり、このような大きな抵抗体をＩＣチップ上で
実現する際にはパターンサイズ上の制約から容易でない
という欠点があった。
この発明は上記のような問題点を解消するためになされ
たもので、抵抗値を大きくせずに消費電流を下げること
ができる基準電圧発生回路を提供するものである。
たもので、抵抗値を大きくせずに消費電流を下げること
ができる基準電圧発生回路を提供するものである。
この発明に係る基準電圧発生回路は、従来の第３図の回
路に、ドレインが抵抗体と第１導電形の第２のトランジ
スタのソースとの接続点に接続され、ゲートが第２導電
形の第１のトランジスタのゲートと第２導電形の第２の
トランジスタのゲートとの接続点に接続され、ソースが
第２の電位に接続された第２導電形の第３のトランジス
タを追加したものである。
路に、ドレインが抵抗体と第１導電形の第２のトランジ
スタのソースとの接続点に接続され、ゲートが第２導電
形の第１のトランジスタのゲートと第２導電形の第２の
トランジスタのゲートとの接続点に接続され、ソースが
第２の電位に接続された第２導電形の第３のトランジス
タを追加したものである。
〔作用〕
この発明では、第２導電形の第１の１−ランジスタを流
れる電流が、抵抗体を流れる電流から、追加した第２導
電形の第３のトランジスタを流れる分だけ引いた量にな
る。つまり、回路全体の消費電流が、追加した第２導電
形の第３のトランジスタを流れる分だけ小さくなる。
れる電流が、抵抗体を流れる電流から、追加した第２導
電形の第３のトランジスタを流れる分だけ引いた量にな
る。つまり、回路全体の消費電流が、追加した第２導電
形の第３のトランジスタを流れる分だけ小さくなる。
Ｃ実施例〕
以下この発明の一実施例を図について説明する。
第１図において、１１はドレインがノード５．ゲートが
ノード９に接続され、ソースが接地された第３のＮＭＯ
Ｓである。そして、この第３のＮＭＯ３ＩＩ以外は従来
例の第３図の回路と同じである。なお、この第３のＮＭ
Ｏ３ＩＩのしきい電圧値は第１のＮＭＯＳ３及び第２の
ＮＭＯＳ １０のそれと同じであり、形状は長さＬが同
じで、１福ＷがＮ倍である。
ノード９に接続され、ソースが接地された第３のＮＭＯ
Ｓである。そして、この第３のＮＭＯ３ＩＩ以外は従来
例の第３図の回路と同じである。なお、この第３のＮＭ
Ｏ３ＩＩのしきい電圧値は第１のＮＭＯＳ３及び第２の
ＮＭＯＳ １０のそれと同じであり、形状は長さＬが同
じで、１福ＷがＮ倍である。
次に、上記構成による基準電圧発生回路の動作について
説明する。
説明する。
まず、第１のＮＭＯＳ３．第２のＮＭＯＳ １０及び第
３のＮＭＯ３ＩＩの形状の幅／長さくＷ／Ｌ）をそれぞ
れＷ３／Ｌ３． Ｗ１ｏ／Ｌ１ｏ、ＷＨ／Ｊｌとすると
、その比はＷ３ ／ Ｌ ３ ； Ｊｏ ／ Ｌ（。
３のＮＭＯ３ＩＩの形状の幅／長さくＷ／Ｌ）をそれぞ
れＷ３／Ｌ３． Ｗ１ｏ／Ｌ１ｏ、ＷＨ／Ｊｌとすると
、その比はＷ３ ／ Ｌ ３ ； Ｊｏ ／ Ｌ（。
：ＷＩｌ／ＬＩＩ ＝ｔ ： １ ：Ｎである。また、
ゲートが共通であり、しきい電圧値が等しいので、各々
のトランジスタを流れる電流値を１３＋ＩＩＯ＋ 川
とすると、その比はｒ３ ：１ｒｏ ：１ｔ＋＝１：１
：Ｎである。ここで、第１のＰＭＯ３Ｉ、第２の２ＭＯ
３６及び抵抗体４は従来例と同じなので、抵抗体４を流
れる電流値ＩＱは前述の通りｔａ１式で求められる。し
かし、本例では、抵抗体４を流れた電流が第２のＮＭＯ
Ｓ １０を通るパスと第３のＮＭＯＳ１１を通るパスに
別れるので、 １０ ＝ ｉｏ ＋１１１ −ｆｄ
）となり、１３．Ｉｉｏ及びＩＩ＋は以下の式で表わさ
れる。
ゲートが共通であり、しきい電圧値が等しいので、各々
のトランジスタを流れる電流値を１３＋ＩＩＯ＋ 川
とすると、その比はｒ３ ：１ｒｏ ：１ｔ＋＝１：１
：Ｎである。ここで、第１のＰＭＯ３Ｉ、第２の２ＭＯ
３６及び抵抗体４は従来例と同じなので、抵抗体４を流
れる電流値ＩＱは前述の通りｔａ１式で求められる。し
かし、本例では、抵抗体４を流れた電流が第２のＮＭＯ
Ｓ １０を通るパスと第３のＮＭＯＳ１１を通るパスに
別れるので、 １０ ＝ ｉｏ ＋１１１ −ｆｄ
）となり、１３．Ｉｉｏ及びＩＩ＋は以下の式で表わさ
れる。
１３ ＝Ｉ＋ｏ＝ＩＯ／ （Ｎ＋１）
ＩＢ −ＮＸ Ｉ Ｏ／ （Ｎ＋１）
”ｉＱ）従って回路全体の消費電流ＩＴ２は ＩＴユ ” ｒ３ ＋ ＩＨｏ ＋ １１１
−Ｉｏ ｘ （Ｎ＋２）／ （Ｎ＋１） ・・・（
ｆ）となる、第３図に示す従来例と比較すると、ｔｃｔ
式及びｆｆ１式より、回路全体の消費電流はＩＴ２／
１１１倍になっている。
”ｉＱ）従って回路全体の消費電流ＩＴ２は ＩＴユ ” ｒ３ ＋ ＩＨｏ ＋ １１１
−Ｉｏ ｘ （Ｎ＋２）／ （Ｎ＋１） ・・・（
ｆ）となる、第３図に示す従来例と比較すると、ｔｃｔ
式及びｆｆ１式より、回路全体の消費電流はＩＴ２／
１１１倍になっている。
１丁２／１７１＝ （Ｎ＋２） ／ （２
Ｘ （Ｎ＋１） ）・・・（ｇｌ 例えばＮ＝１０の場合、（ｇ）式より旨ユ／ ＩＴＩ
＝１２／２２＃０．５５倍に低減される。
Ｘ （Ｎ＋１） ）・・・（ｇｌ 例えばＮ＝１０の場合、（ｇ）式より旨ユ／ ＩＴＩ
＝１２／２２＃０．５５倍に低減される。
なお、上記実施例では第３のＮＭＯ３ＩＩを流レル？ｌ
！ ｆｆｌ ’ｃ ’ＪＳ １ （７） Ｎ Ｍ ＯＳ
３ 及ヒ第２ ＋７） Ｎ Ｍ ＯＳ１０を流れる電
流のＮ倍にさせるためにトランジスタの形状を変えたが
、これはしきい電圧値を変えても実現できることは勿論
である。
！ ｆｆｌ ’ｃ ’ＪＳ １ （７） Ｎ Ｍ ＯＳ
３ 及ヒ第２ ＋７） Ｎ Ｍ ＯＳ１０を流れる電
流のＮ倍にさせるためにトランジスタの形状を変えたが
、これはしきい電圧値を変えても実現できることは勿論
である。
また、上記実施例では、ノード７の電圧■７を基準電圧
ｖＩｔＥｑとして使用しているが、第２図に示す通り、
電源電圧に依存しない基準電圧として■９を、電源電圧
からの基準電圧としてｖ２．ｖを１吏用できる。
ｖＩｔＥｑとして使用しているが、第２図に示す通り、
電源電圧に依存しない基準電圧として■９を、電源電圧
からの基準電圧としてｖ２．ｖを１吏用できる。
第４図はこの発明の他の実施例による基、準電圧発生回
路を示す回路図である。本実施例は、第１の電位を負電
源（Ｖｓｓ）とし、第２の電位を接地（ＶＤＤ）、第１
導電形の１−ランジスタをＮＭＯＳ、第２導電形のトラ
ンジスタをＰＭＯＳとして構成したものであり、接地又
は負電源からの基準電圧を発止することができる。
路を示す回路図である。本実施例は、第１の電位を負電
源（Ｖｓｓ）とし、第２の電位を接地（ＶＤＤ）、第１
導電形の１−ランジスタをＮＭＯＳ、第２導電形のトラ
ンジスタをＰＭＯＳとして構成したものであり、接地又
は負電源からの基準電圧を発止することができる。
以上のように、この発明によれば、従来の基準電圧発生
回路に第３のトランジスタを追加するのみの簡単な構成
により、消費電流を低減することができる。また、従来
例と同じ消費電流の場合には抵抗値を小さくすることが
できるので、パターンサイズを小さくでき、パターンサ
イズ上有効になるなどの効果がある。
回路に第３のトランジスタを追加するのみの簡単な構成
により、消費電流を低減することができる。また、従来
例と同じ消費電流の場合には抵抗値を小さくすることが
できるので、パターンサイズを小さくでき、パターンサ
イズ上有効になるなどの効果がある。
第１図はこの発明の一実施例による基準電圧発生回路を
示す回路図、第２図は第１図、第３図の電源電圧−基準
電圧特性を示す図、第３図は従来の基準電圧発生回路を
示す回路図、第４図はこの発明の他の実施例による基準
電圧発生回路を示す回路図である。 １・・・第１のＰＭＯＳ、３・・・第１のＮＭＯＳ、４
・・・抵抗体、６・・・第２のＰＭＯＳ、８・・・第３
のＰＭＯＳ、１０・・・第２のＮＭＯＳ、１１・・・第
３のＮＭＯＳ、２，５，７．９・・・ノード、２０・・
・第１の直列回路、３０・・・第２の直列回路、１０１
，１０６゜１０８−ＮＭＯＳ、１０３，１１０，１１１
・・−ＰＭＯＳ、１０４・・・抵抗体、１０２，１０５
，１０７．１０９・・・ノード。
示す回路図、第２図は第１図、第３図の電源電圧−基準
電圧特性を示す図、第３図は従来の基準電圧発生回路を
示す回路図、第４図はこの発明の他の実施例による基準
電圧発生回路を示す回路図である。 １・・・第１のＰＭＯＳ、３・・・第１のＮＭＯＳ、４
・・・抵抗体、６・・・第２のＰＭＯＳ、８・・・第３
のＰＭＯＳ、１０・・・第２のＮＭＯＳ、１１・・・第
３のＮＭＯＳ、２，５，７．９・・・ノード、２０・・
・第１の直列回路、３０・・・第２の直列回路、１０１
，１０６゜１０８−ＮＭＯＳ、１０３，１１０，１１１
・・−ＰＭＯＳ、１０４・・・抵抗体、１０２，１０５
，１０７．１０９・・・ノード。
Claims (1)
- （１）第１導電形の第１のトランジスタと第２導電形の
第１のトランジスタとが第１の電位と第２の電位との間
に直列に接続されてなる第１の直列回路と、 抵抗体と第１導電形の第２のトランジスタと第１導電形
の第３のトランジスタと第２導電形の第２のトランジス
タとが上記第１の電位と第２の電位との間に直列に接続
されてなる第２の直列回路と、 ドレインが上記抵抗体と上記第１導電形の第２のトラン
ジスタのソースとの接続点に接続され、ゲートが上記第
２導電形の第１のトランジスタのゲートと上記第２導電
形の第２のトランジスタのゲートとの接続点に接続され
、ソースが上記第２の電位に接続された第２の導電形の
第３のトランジスタとを備え、 上記第１導電形の第１のトランジスタのゲートが上記第
１導電形の第２のトランジスタのゲートに接続されると
共に上記第１導電形の第１のトランジスタのドレインに
接続され、 上記第１導電形の第３のトランジスタのゲートが上記第
２導電形の第１のトランジスタのゲートと上記第２導電
形の第２のトランジスタのゲートとの接続点に接続され
ると共に上記第１導電形の第３のトランジスタのドレイ
ンに接続され、上記第１導電形の第１のトランジスタの
しきい電圧値の絶対値が上記第１導電形の第２のトラン
ジスタのしきい電圧値の絶対値より大きいことを特徴と
する基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168658A JPS6324407A (ja) | 1986-07-17 | 1986-07-17 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168658A JPS6324407A (ja) | 1986-07-17 | 1986-07-17 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6324407A true JPS6324407A (ja) | 1988-02-01 |
Family
ID=15872102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168658A Pending JPS6324407A (ja) | 1986-07-17 | 1986-07-17 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324407A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5822159A (en) * | 1993-07-14 | 1998-10-13 | Sony Corporation | Thin-film magnetic head, magnetoresistance effect magnetic head and composite magnetic head |
| JP2003518229A (ja) * | 1999-12-21 | 2003-06-03 | ヴァリーフォーム インコーポレーテッド | ダイに用いる圧力作動のピストンとシリンダとのユニット |
| JP2007524944A (ja) * | 2004-01-23 | 2007-08-30 | ズモス・テクノロジー・インコーポレーテッド | Ｃｍｏｓ定電圧発生器 |
| JP2007219917A (ja) * | 2006-02-17 | 2007-08-30 | New Japan Radio Co Ltd | 安定化電圧出力回路 |
-
1986
- 1986-07-17 JP JP61168658A patent/JPS6324407A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5822159A (en) * | 1993-07-14 | 1998-10-13 | Sony Corporation | Thin-film magnetic head, magnetoresistance effect magnetic head and composite magnetic head |
| JP2003518229A (ja) * | 1999-12-21 | 2003-06-03 | ヴァリーフォーム インコーポレーテッド | ダイに用いる圧力作動のピストンとシリンダとのユニット |
| JP4746241B2 (ja) * | 1999-12-21 | 2011-08-10 | ヴァリ−フォーム インコーポレーテッド | ダイに用いる圧力作動のピストンとシリンダとのユニット |
| JP2007524944A (ja) * | 2004-01-23 | 2007-08-30 | ズモス・テクノロジー・インコーポレーテッド | Ｃｍｏｓ定電圧発生器 |
| JP2007219917A (ja) * | 2006-02-17 | 2007-08-30 | New Japan Radio Co Ltd | 安定化電圧出力回路 |
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