JPH0533055Y2 - - Google Patents
Info
- Publication number
- JPH0533055Y2 JPH0533055Y2 JP11274988U JP11274988U JPH0533055Y2 JP H0533055 Y2 JPH0533055 Y2 JP H0533055Y2 JP 11274988 U JP11274988 U JP 11274988U JP 11274988 U JP11274988 U JP 11274988U JP H0533055 Y2 JPH0533055 Y2 JP H0533055Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- power supply
- channel fet
- oscillation
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010355 oscillation Effects 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 8
- 238000007599 discharging Methods 0.000 claims 2
- 239000013078 crystal Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Description
【考案の詳細な説明】
［産業上の利用分野］
この考案は発振回路に関し、特に電力消費をな
るべく小さくする必要のある発振回路に関するも
のである。
るべく小さくする必要のある発振回路に関するも
のである。
［従来の技術］
第２図は従来のこの種の回路の構成を示す接続
図であつて、図においてVDDは直流電源の正端
子、VSSは上記直流電源の負端子、Ｑ３はｐチ
ヤネルMOSFET、Ｑ４はｎチヤネルMOSFET、
Ｑ３とＱ４のゲートは互いに接続されて入力点Ｄ
となり、そのドレインは互いに接続されて出力点
Ａとなつてインバータ回路を形成する。XTAL
は水晶発振子、Ca，Cbはキヤパシタ、Rd，Rfは
抵抗である。インバータの入力点Ｄとその出力点
Ａとの間に水晶発振子XTALを含む周波数選択
性のフイードバツク回路が接続されて発振回路を
構成する。図中の点線はXTALが着脱自在に接
続されていることを表す。
図であつて、図においてVDDは直流電源の正端
子、VSSは上記直流電源の負端子、Ｑ３はｐチ
ヤネルMOSFET、Ｑ４はｎチヤネルMOSFET、
Ｑ３とＱ４のゲートは互いに接続されて入力点Ｄ
となり、そのドレインは互いに接続されて出力点
Ａとなつてインバータ回路を形成する。XTAL
は水晶発振子、Ca，Cbはキヤパシタ、Rd，Rfは
抵抗である。インバータの入力点Ｄとその出力点
Ａとの間に水晶発振子XTALを含む周波数選択
性のフイードバツク回路が接続されて発振回路を
構成する。図中の点線はXTALが着脱自在に接
続されていることを表す。
Ｄ点の電圧が−の間はＱ４がカツトオフされＤ
点の電圧が＋の間はＱ３がカツトオフされて
VDD−VSS間に貫通電流が流れないが、Ｄ点の
電圧が０の近傍にあるときはこの貫通電流が流れ
て電源を消費する。
点の電圧が＋の間はＱ３がカツトオフされて
VDD−VSS間に貫通電流が流れないが、Ｄ点の
電圧が０の近傍にあるときはこの貫通電流が流れ
て電源を消費する。
［考案が解決しようとする課題］
従来の回路は以上のように構成されているが、
水晶発振によるＤ点の電圧振幅は比較的小さく、
従つてＤ点の電位が０近傍にあつて貫通電流が流
れる位相幅が比較的大きくなる。これは時計など
電池電源で使用する発振回路では電源の寿命の上
での問題となる。またFETのチヤネルの幅Ｗと
その長さＬとの比Ｗ／Ｌを調整してFETの電流
を調整しようとすると、Ｗ／Ｌを小さくして電流
を小さくすると発振回路としての発振起動特性が
不良になり、起動特性を良好にするためＷ／Ｌを
大きくすると消費電流が多くなるという問題があ
つた。
水晶発振によるＤ点の電圧振幅は比較的小さく、
従つてＤ点の電位が０近傍にあつて貫通電流が流
れる位相幅が比較的大きくなる。これは時計など
電池電源で使用する発振回路では電源の寿命の上
での問題となる。またFETのチヤネルの幅Ｗと
その長さＬとの比Ｗ／Ｌを調整してFETの電流
を調整しようとすると、Ｗ／Ｌを小さくして電流
を小さくすると発振回路としての発振起動特性が
不良になり、起動特性を良好にするためＷ／Ｌを
大きくすると消費電流が多くなるという問題があ
つた。
この考案は従来の回路の上述の問題点を解決す
るためになされたもので、消費電流も小さく起動
特性も良好な発振回路を得ることを目的とする。
るためになされたもので、消費電流も小さく起動
特性も良好な発振回路を得ることを目的とする。
［課題を解決するための手段］
この考案ではインバータに直列に制御用トラン
ジスタを接続し、その内部抵抗を起動時には小さ
く、発振起動後は大きくなるように制御した。
ジスタを接続し、その内部抵抗を起動時には小さ
く、発振起動後は大きくなるように制御した。
［作用］
制御用トランジスタによつて貫通電流が制限さ
れ、消費電流を小さくする。
れ、消費電流を小さくする。
［実施例］
第１図はこの考案の一実施例を示す接続図で、
第１図において第２図と同一符号は同一または相
当部分を示し、Ｑ１は第１のトランジスタ（イン
バータＱ３，Ｑ４に直列に接続される制御用トラ
ンジスタで図に示す例ではｎチヤネル
MOSFET）、Ｑ２は第２のトランジスタ（図に
示す例ではｎチヤネルMOSFET）、Ｃ１，Ｃ２
はそれぞれキヤパシタ、Ｒ１，Ｒ２はそれぞれ抵
抗である。
第１図において第２図と同一符号は同一または相
当部分を示し、Ｑ１は第１のトランジスタ（イン
バータＱ３，Ｑ４に直列に接続される制御用トラ
ンジスタで図に示す例ではｎチヤネル
MOSFET）、Ｑ２は第２のトランジスタ（図に
示す例ではｎチヤネルMOSFET）、Ｃ１，Ｃ２
はそれぞれキヤパシタ、Ｒ１，Ｒ２はそれぞれ抵
抗である。
発振起動前の状態ではＱ２のゲート（一般のト
ランジスタの場合はベース）Ｂ点の電位が低くＱ
２はカツトオフ状態にあり、Ｃ１はVDDからＲ
１を経て充電されＱ１のゲート（ベース）Ｃ点の
電位が高くＱ１の内部抵抗が低い状態にある。従
つてＱ３，Ｑ４には比較的多くの貫通電流が流れ
て良好な起動特性を示す。
ランジスタの場合はベース）Ｂ点の電位が低くＱ
２はカツトオフ状態にあり、Ｃ１はVDDからＲ
１を経て充電されＱ１のゲート（ベース）Ｃ点の
電位が高くＱ１の内部抵抗が低い状態にある。従
つてＱ３，Ｑ４には比較的多くの貫通電流が流れ
て良好な起動特性を示す。
発振状態では、出力点Ａの振動電圧が結合コン
デンサＣ２を介してＱ２のゲートに加えられ、Ｑ
２に電流が流れＣ１を放電してＱ１のゲートの電
位を下げ、Ｑ１の内部抵抗を大きくし、VDDか
らＱ３，Ｑ４，Ｑ１を経てVSSに流れる貫通電
流を制限する。このことによつて消費電流を小さ
く抑えることができる。
デンサＣ２を介してＱ２のゲートに加えられ、Ｑ
２に電流が流れＣ１を放電してＱ１のゲートの電
位を下げ、Ｑ１の内部抵抗を大きくし、VDDか
らＱ３，Ｑ４，Ｑ１を経てVSSに流れる貫通電
流を制限する。このことによつて消費電流を小さ
く抑えることができる。
［考案の効果］
以上のようにこの考案によれば発振回路の起動
特性を良好に保つてしかも消費電流を小さくする
ことが出来る。
特性を良好に保つてしかも消費電流を小さくする
ことが出来る。
第１図はこの考案の一実施例を示す接続図、第
２図は従来の回路を示す接続図。 XTAL……水晶発振子、VDD……直流電源の
正端子、VSS……直流電源の負端子、Ｑ１……
第１のトランジスタ、Ｑ２……第２のトランジス
タ、Ｑ３，Ｑ４……インバータを構成する
MOSFET、Ｃ１……キヤパシタ、Ｒ１……抵
抗。なお、図中同一符号は同一または相当部分を
示す。
２図は従来の回路を示す接続図。 XTAL……水晶発振子、VDD……直流電源の
正端子、VSS……直流電源の負端子、Ｑ１……
第１のトランジスタ、Ｑ２……第２のトランジス
タ、Ｑ３，Ｑ４……インバータを構成する
MOSFET、Ｃ１……キヤパシタ、Ｒ１……抵
抗。なお、図中同一符号は同一または相当部分を
示す。
Claims (1)
- 【実用新案登録請求の範囲】 ｐチヤネルFETのドレインとｎチヤネルFET
のドレインとを接続しこの接続点を出力端子と
し、上記ｐチヤネルFETのソースを直流電源の
正端子に接続し、上記ｎチヤネルFETのソース
を上記直流電源の負端子に接続し、上記ｐチヤネ
ルFETのゲートと上記ｎチヤネルFETのゲート
とを接続して入力端子としたインバータ回路の上
記出力端子と上記入力端子の間に周波数選択性の
フイードバツク回路を接続して構成する発振回路
において、 上記ｎチヤネルFETのソースと上記直流電源
負端子との間に直列に接続される第１のトランジ
スタ、 この第１のトランジスタのベースに加えられる
電圧を保持するキヤパシタ、 このキヤパシタを上記直流電源の正端子から充
電する抵抗、 上記第１のトランジスタのベースと上記直流電
源の負端子との間に接続される第２のトランジス
タ、 上記出力端子の電圧をキヤパシタと抵抗との結
合回路を介して上記第２のトランジスタのベース
に加え、上記発振回路が発振状態にないときは上
記第２のトランジスタはカツトオフされており、
上記発振回路が発振状態にあるときは上記出力端
子の電圧によつて上記第２のトランジスタに電流
が流れて上記第１のトランジスタのベースに加え
られる電圧を保持するキヤパシタを放電して上記
第１のトランジスタの内部抵抗を増大するよう制
御する制御回路、 を備えたことを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11274988U JPH0533055Y2 (ja) | 1988-08-30 | 1988-08-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11274988U JPH0533055Y2 (ja) | 1988-08-30 | 1988-08-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0235515U JPH0235515U (ja) | 1990-03-07 |
| JPH0533055Y2 true JPH0533055Y2 (ja) | 1993-08-24 |
Family
ID=31351972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11274988U Expired - Lifetime JPH0533055Y2 (ja) | 1988-08-30 | 1988-08-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0533055Y2 (ja) |
-
1988
- 1988-08-30 JP JP11274988U patent/JPH0533055Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0235515U (ja) | 1990-03-07 |
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