JPS60201452A - アドレスデコ−ド方式 - Google Patents
アドレスデコ−ド方式Info
- Publication number
- JPS60201452A JPS60201452A JP5768084A JP5768084A JPS60201452A JP S60201452 A JPS60201452 A JP S60201452A JP 5768084 A JP5768084 A JP 5768084A JP 5768084 A JP5768084 A JP 5768084A JP S60201452 A JPS60201452 A JP S60201452A
- Authority
- JP
- Japan
- Prior art keywords
- address
- rom
- cpu
- output
- address decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
リード・オンリ・メモリを使用してアドレス信号をデコ
ードするアドレスデコード方式に関するものである。
ードするアドレスデコード方式に関するものである。
（ｂｌ 従来技術と問題点
第１図はマイクロプロセッサを搭載したユニ・ノドの基
本ブロック図の一例である。
本ブロック図の一例である。
同図に於て、１はマイクロプロセッサ（以下μｍｃｐｕ
と省略する）を、２はアドレスデコーダ部を、３はラン
ダム・アクセス・メモリ （以下ＲＡＭと省略する）、
４ばリード・オンリ・メモリ （以下ＲＯＨと省略する
）、５は入出力制御部（以下１０Ｃと省略する）を、６
はデータバスを、７はアドレスバスを、８はアドレスデ
コーダ部出力線をそれぞれ示す。
と省略する）を、２はアドレスデコーダ部を、３はラン
ダム・アクセス・メモリ （以下ＲＡＭと省略する）、
４ばリード・オンリ・メモリ （以下ＲＯＨと省略する
）、５は入出力制御部（以下１０Ｃと省略する）を、６
はデータバスを、７はアドレスバスを、８はアドレスデ
コーダ部出力線をそれぞれ示す。
同図に於て、μｍＣＰＵ １ 、アドレスデコーダ部２
゜ＲＡＭ３． ＲＯＭ ４及びＩＯＣ５はデータバス６
、アドレスバス７及びアドレスデコーダ部出力１８等で
相互に接続されて、これら各部の間でデータ及びアドレ
ス信号等の送受が行はれる。
゜ＲＡＭ３． ＲＯＭ ４及びＩＯＣ５はデータバス６
、アドレスバス７及びアドレスデコーダ部出力１８等で
相互に接続されて、これら各部の間でデータ及びアドレ
ス信号等の送受が行はれる。
ここで、ｌｔ −ＣＰＵ １はアドレス線が１６ビソト
のμｍｃｐｕとする。
のμｍｃｐｕとする。
第２図はメモリ・マツプの一例を示す。
第２図ｆａｌに於て、例えば００００〜１０００の間は
ＲＡＭ３の領域に、６０００番台は１０Ｃ５の領域に、
８０００〜ＦＦＦＦの間はＲＯＭ ４の領域にそれぞれ
割当てる。
ＲＡＭ３の領域に、６０００番台は１０Ｃ５の領域に、
８０００〜ＦＦＦＦの間はＲＯＭ ４の領域にそれぞれ
割当てる。
そして、このアドレス信号が例えば８０００〜Ｆｆ’Ｆ
Ｆの間の信号である事をアドレスバスダ２が検出すると
、このアドレス領域で１になる様な信号をＲ０Ｍ４に与
える。（尚、ＲＯＭ ４はその内部に持っているアドレ
スデコーダで８０００〜ＦＦＦＦの範囲内のアドレスを
更に選択するものとする。） ここで、第２図ｆｂｌに示す様に例えば製品の都合でＩ
ＯＣ５のアドレスの変更やＩＩＩＩＭ ３及びＲＯＭ
４の領域の変更を行った時、アドレスデコーダ部２がワ
イヤード・ロジックで構成されている時は素子の追加、
又はパターン切断によるストラップ等の再設計をしなけ
ればならない。若し、一枚のプリント板の上にアドレス
デーダ部２のほかにμｍＣＰＵ１等が搭載されていると
、そのプリント板全部が変更になり再設計が必要となる
。即ち、製造設計の変更になる。
Ｆの間の信号である事をアドレスバスダ２が検出すると
、このアドレス領域で１になる様な信号をＲ０Ｍ４に与
える。（尚、ＲＯＭ ４はその内部に持っているアドレ
スデコーダで８０００〜ＦＦＦＦの範囲内のアドレスを
更に選択するものとする。） ここで、第２図ｆｂｌに示す様に例えば製品の都合でＩ
ＯＣ５のアドレスの変更やＩＩＩＩＭ ３及びＲＯＭ
４の領域の変更を行った時、アドレスデコーダ部２がワ
イヤード・ロジックで構成されている時は素子の追加、
又はパターン切断によるストラップ等の再設計をしなけ
ればならない。若し、一枚のプリント板の上にアドレス
デーダ部２のほかにμｍＣＰＵ１等が搭載されていると
、そのプリント板全部が変更になり再設計が必要となる
。即ち、製造設計の変更になる。
又、アドレスデコーダ部２がアドレスデコード出力を得
る為に相当数の論理ゲート素子を必要とする等の問題が
あった。
る為に相当数の論理ゲート素子を必要とする等の問題が
あった。
ｆｃ） 発明の目的
本発明は上記従来技術の問題に鑑みなされたものであっ
て、アドレス変更が容易でしかも簡易なアドレスデコー
ド方式を提供することを目的としている。
て、アドレス変更が容易でしかも簡易なアドレスデコー
ド方式を提供することを目的としている。
ｆｄｌ 発明の構成
上記発明の目的はμｍＣＰＵを使用した装置に於て、ア
ドレスデコーダとしてＲＯＭを使用してアドレス信号を
該ＲＯＭのアドレス入力として、該ＲＯＭに書込まれて
いたデータをアドレスデコーダ出力とする事を特徴とす
るアドレスデコード方式を提供する事により達成される
。
ドレスデコーダとしてＲＯＭを使用してアドレス信号を
該ＲＯＭのアドレス入力として、該ＲＯＭに書込まれて
いたデータをアドレスデコーダ出力とする事を特徴とす
るアドレスデコード方式を提供する事により達成される
。
（ｅ）発明の実施例
本発明はμｍＣＰＵよりのアドレス信号をアドレスデコ
ーダ用ＲＯＭのアドレス入力として与え、このＲＯＭの
出力をアドレスデコードの出力としてＲＡＭ 。
ーダ用ＲＯＭのアドレス入力として与え、このＲＯＭの
出力をアドレスデコードの出力としてＲＡＭ 。
ＲＯＭ 、ＩＯＣに与える様にしたもので、第１図第３
図、第４図及び第５図により本発明の詳細な説明する。
図、第４図及び第５図により本発明の詳細な説明する。
先ず、第３図はμｍＣＰＵ１のアドレス信号とアドレス
デコーダ用ＲＯＭ ２ （例えばＵＰ−ＲＯ？ｌとする
）の入力との対応を示し、第４図はアドレスデコーダ用
１？ＯＭ ２内のビット割当例の図を示す。
デコーダ用ＲＯＭ ２ （例えばＵＰ−ＲＯ？ｌとする
）の入力との対応を示し、第４図はアドレスデコーダ用
１？ＯＭ ２内のビット割当例の図を示す。
第３図に於て、μｍＣＰＵ １のアドレス信号Ａ−１３
。
。
１４及び１５をアドレスデコーダ用ＲＯＭ ２のＡｏ、
Ａｔ及びＡ２にそれぞれ対応させる。
Ａｔ及びＡ２にそれぞれ対応させる。
この様に対応させた時、第４図に示す様にアドレス信号
Ａ Ｉ３〜八１５の変化に対応してアドレスデコーダ用
ＲＯＭ ２内の８ビツトのデータが選択して出力される
。
Ａ Ｉ３〜八１５の変化に対応してアドレスデコーダ用
ＲＯＭ ２内の８ビツトのデータが選択して出力される
。
仮に、アドレス信号＾１３からＡ １５迄すべて０とす
ると最初のデータ領域０００ ・・が選択され、対応す
るデータｏｏｏｏｏｏｏｉが出力される。
ると最初のデータ領域０００ ・・が選択され、対応す
るデータｏｏｏｏｏｏｏｉが出力される。
この出力は最下位ビット（ＬＳＢ ”）のみ“１”であ
るから、この出力信号は実際のμｍＣＰＵのアドレス領
域のｏｏｏｏ〜ＩＦＦＩ？ （１６進）のアドレス空間
に於てのみ出力が“１″となるアドレスデコード出力で
ある。
るから、この出力信号は実際のμｍＣＰＵのアドレス領
域のｏｏｏｏ〜ＩＦＦＩ？ （１６進）のアドレス空間
に於てのみ出力が“１″となるアドレスデコード出力で
ある。
第５図はアドレス領域とアドレス信号線の対応を示す。
同図に示す様にμｍＣＰＵのＡ Ｉ３〜Ａ １５迄を入
力している為にその出力はＩＦＦＦ迄の領域を検出して
いる事が判る。これをＲＡＭ ３に与えると、ＲＡ）ｌ
領域をｏｏｏｏ〜ＩＦＦＦとする事ができる。
力している為にその出力はＩＦＦＦ迄の領域を検出して
いる事が判る。これをＲＡＭ ３に与えると、ＲＡ）ｌ
領域をｏｏｏｏ〜ＩＦＦＦとする事ができる。
この領域を変更する時は、第４図のＬＳＢ “１”の所
を“０”に、他のＬＳＢで“０″になっているビットを
“１″に書替える事で任意のアドレス領域に変更できる
。
を“０”に、他のＬＳＢで“０″になっているビットを
“１″に書替える事で任意のアドレス領域に変更できる
。
実際にはアドレスデコーダ用ＢＰ−ＲＯＭもｌＯ本程度
のアドレス入力線を持っているので、更に細かくアドレ
スの割付け（検出）が可能でありＩＯＣアドレスの検出
等にも適用する事ができる。
のアドレス入力線を持っているので、更に細かくアドレ
スの割付け（検出）が可能でありＩＯＣアドレスの検出
等にも適用する事ができる。
又、アドレスデコーダ用［！Ｐ−ＲＯＭの書込みにより
割当てるアドレスを自由に変更できる。
割当てるアドレスを自由に変更できる。
（ｆ） 発明の詳細
な説明した様に、本発明によればＰ −［１０Ｍ又はＢ
Ｐ−ＲＯＭ等を利用してアドレスデコーダを構成する事
により、アドレスの変更に対してはビットパターンの変
更により対処する事が可能な為に、変更はＰ−ＲＯＭ又
はｌ！Ｐ−ＲＯＭの部分のみで従来の様に製造設計の変
更比影響は及ばない。
Ｐ−ＲＯＭ等を利用してアドレスデコーダを構成する事
により、アドレスの変更に対してはビットパターンの変
更により対処する事が可能な為に、変更はＰ−ＲＯＭ又
はｌ！Ｐ−ＲＯＭの部分のみで従来の様に製造設計の変
更比影響は及ばない。
第１図はμｍＣＰＩＪを搭載したユニットのブロック図
を、第２図はメモリマツプを、第３図はμ−ＣＰＵのア
ドレス線とアドレスデコーダ用ＲＯＭの入力との対応を
、第４図はアドレスデコーダ用ＲＯＭ内のビット割当例
を、第５図はアドレス領域とアドレス信号線の対応をそ
れぞれ示す。 図中、ｌはｐ−ＣＰＵを、２はアドレスデコーダ部を、
３はＲＡＭを、４は１２０Ｍを、５は１００部を、６は
データバスを、７はアドレスバスを、８はアドレスデコ
ーダ部出力線をそれぞれ示す。 峯 １ 目 等 ２ 同 Ｃ久）（ト） １１直
を、第２図はメモリマツプを、第３図はμ−ＣＰＵのア
ドレス線とアドレスデコーダ用ＲＯＭの入力との対応を
、第４図はアドレスデコーダ用ＲＯＭ内のビット割当例
を、第５図はアドレス領域とアドレス信号線の対応をそ
れぞれ示す。 図中、ｌはｐ−ＣＰＵを、２はアドレスデコーダ部を、
３はＲＡＭを、４は１２０Ｍを、５は１００部を、６は
データバスを、７はアドレスバスを、８はアドレスデコ
ーダ部出力線をそれぞれ示す。 峯 １ 目 等 ２ 同 Ｃ久）（ト） １１直
Claims (1)
- マイクロプロセッサを使用した装置に於て、アドレスデ
コーダとしてリード・オンリ・メモリを使用してアドレ
ス信号を該リード・オンリ・メモリのアドレス入力とし
、該リード・オンリ・メモリに書込まれていたデータを
アドレスデコーダ出力とする事を特徴とするアドレスデ
コード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5768084A JPS60201452A (ja) | 1984-03-26 | 1984-03-26 | アドレスデコ−ド方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5768084A JPS60201452A (ja) | 1984-03-26 | 1984-03-26 | アドレスデコ−ド方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60201452A true JPS60201452A (ja) | 1985-10-11 |
Family
ID=13062641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5768084A Pending JPS60201452A (ja) | 1984-03-26 | 1984-03-26 | アドレスデコ−ド方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201452A (ja) |
-
1984
- 1984-03-26 JP JP5768084A patent/JPS60201452A/ja active Pending
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