JPS6131490B2 - - Google Patents
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- Publication number
- JPS6131490B2 JPS6131490B2 JP55126703A JP12670380A JPS6131490B2 JP S6131490 B2 JPS6131490 B2 JP S6131490B2 JP 55126703 A JP55126703 A JP 55126703A JP 12670380 A JP12670380 A JP 12670380A JP S6131490 B2 JPS6131490 B2 JP S6131490B2
- Authority
- JP
- Japan
- Prior art keywords
- numerical data
- bits
- bit
- parity
- absolute value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタル信号処理装置におけるパ
リイテイビツトの付与方式に関し、特に数値デー
タにパリイテイビツトを付与する方式に関する。
リイテイビツトの付与方式に関し、特に数値デー
タにパリイテイビツトを付与する方式に関する。
従来、この方式では数値データの有効数字を考
慮せず、一様にパリイテイビツトを付与してい
た。そのため、パリイテイビツトを付与する場合
には、数値データとパリイテイビツトを記憶させ
る読出専用メモリ（以下ROMという）のビツト
数が増加する欠点があつた。
慮せず、一様にパリイテイビツトを付与してい
た。そのため、パリイテイビツトを付与する場合
には、数値データとパリイテイビツトを記憶させ
る読出専用メモリ（以下ROMという）のビツト
数が増加する欠点があつた。
本発明の目的は、ROMに記憶させる数値デー
タの有効数字を考慮して有効数字以外の不必要な
ビツトをパリイテイビツトに流用することにより
上記欠点を除去し、数値データとパリイテイビツ
トを記憶させるROMのビツト数を増加させずに
パリイテイビツトを付与することを可能とするデ
イジタル信号処理装置におけるパリイテイビツト
付与方式を提供することにある。
タの有効数字を考慮して有効数字以外の不必要な
ビツトをパリイテイビツトに流用することにより
上記欠点を除去し、数値データとパリイテイビツ
トを記憶させるROMのビツト数を増加させずに
パリイテイビツトを付与することを可能とするデ
イジタル信号処理装置におけるパリイテイビツト
付与方式を提供することにある。
デイジタル信号処理装置におけるROMに記憶
されている数値データの有効数字を考慮すると、
ROMの全ビツトが有効数字のビツトではなく、
不必要なビツトが含まれていることが多い。そこ
で、本発明によればその不必要なビツトの部分を
パリイテイビツトに流用することにより、数値デ
ータとパリイテイビツトの両方を記憶させる
ROMのビツト数を、数値データ本来のビツト数
よりも増加させることなく、数値データにパリイ
テイビツトを付与することができるデイジタル信
号処理装置におけるパリイテイビツト付与方式が
得られる。その際、数値データの有効数字のビツ
トは本来のままであるので、数値データの有効数
字は損われない。
されている数値データの有効数字を考慮すると、
ROMの全ビツトが有効数字のビツトではなく、
不必要なビツトが含まれていることが多い。そこ
で、本発明によればその不必要なビツトの部分を
パリイテイビツトに流用することにより、数値デ
ータとパリイテイビツトの両方を記憶させる
ROMのビツト数を、数値データ本来のビツト数
よりも増加させることなく、数値データにパリイ
テイビツトを付与することができるデイジタル信
号処理装置におけるパリイテイビツト付与方式が
得られる。その際、数値データの有効数字のビツ
トは本来のままであるので、数値データの有効数
字は損われない。
次に、図面を参照して本発明について説明す
る。
る。
図は本発明の一実施例を示す回路図である。16
ビツトの数値データで、有効数字を考慮した場
合、有効なビツト数が15で、残り１ビツトが不必
要であり、その不必要なビツトの位置が図の
ROMの斜線の部分である。数値データに、パリ
イテイビツトを付与する場合を考える。図の
ROMの斜線の部分のビツトにパリイテイデータ
を書き込む。ROMのアドレスによつてパリイテ
イビツトに流用しているビツトの位置が異なるの
で、アドレスをデコーダDECで展開して、その
切り分けの情報を得る。また、数値データの代り
にパリイテイデータを書き込んでいるので、数値
データを読み出す際には、１のセレクタSELによ
り数値データにパリイテイデータが混入しないよ
うに選択する。この選択の情報として、DECで
得た情報を用いる。すなわち、パリイテイデータ
の代りに、パリイテイビツトの隣りのビツトのデ
ータあるいは、０又は１の一定数を、必要に応じ
てセレクタSELによつて選択し、出力させる。例
えば、数値データの絶対値が比較的小さい値で、
上位ビツトが１あるいは０の連続であり、最上位
ビツトをパリイテイビツトに流用している場合に
はその隣りのビツトを選択すれば、元のデータを
再現できる。また数値データの絶対値が比較的大
きい値で、有効数字以下の最下位ビツトをパリイ
テイビツトに流用している場合には０または１の
一定値を出力させれば、必用な精度の数値データ
を再現できる。このようにして16ビツトの数値デ
ータを15ビツトより得る。また、パリイテイチエ
ツカＰにはROMの出力16ビツトをそのまま入力
し、パリイテイチエツクを行なわせる。従来の方
式では、16ビツトの数値データにパリイテイビツ
トを付与すると、合計17ビツトになり、ROMIC
を増やさなければならなかつたが、本発明によれ
ば合計ビツト数は増加せずROMICを増やさなく
て済む。また、パリイテイビツトに流用するビツ
トの位置がアドレスにより異なるが、そのアドレ
スの切り分けがROMのワードの数の1/2、3/4な
どの単純なアドレスである場合にはDEC、SEL
合わせて、数NANDゲートで構成できる。
ビツトの数値データで、有効数字を考慮した場
合、有効なビツト数が15で、残り１ビツトが不必
要であり、その不必要なビツトの位置が図の
ROMの斜線の部分である。数値データに、パリ
イテイビツトを付与する場合を考える。図の
ROMの斜線の部分のビツトにパリイテイデータ
を書き込む。ROMのアドレスによつてパリイテ
イビツトに流用しているビツトの位置が異なるの
で、アドレスをデコーダDECで展開して、その
切り分けの情報を得る。また、数値データの代り
にパリイテイデータを書き込んでいるので、数値
データを読み出す際には、１のセレクタSELによ
り数値データにパリイテイデータが混入しないよ
うに選択する。この選択の情報として、DECで
得た情報を用いる。すなわち、パリイテイデータ
の代りに、パリイテイビツトの隣りのビツトのデ
ータあるいは、０又は１の一定数を、必要に応じ
てセレクタSELによつて選択し、出力させる。例
えば、数値データの絶対値が比較的小さい値で、
上位ビツトが１あるいは０の連続であり、最上位
ビツトをパリイテイビツトに流用している場合に
はその隣りのビツトを選択すれば、元のデータを
再現できる。また数値データの絶対値が比較的大
きい値で、有効数字以下の最下位ビツトをパリイ
テイビツトに流用している場合には０または１の
一定値を出力させれば、必用な精度の数値データ
を再現できる。このようにして16ビツトの数値デ
ータを15ビツトより得る。また、パリイテイチエ
ツカＰにはROMの出力16ビツトをそのまま入力
し、パリイテイチエツクを行なわせる。従来の方
式では、16ビツトの数値データにパリイテイビツ
トを付与すると、合計17ビツトになり、ROMIC
を増やさなければならなかつたが、本発明によれ
ば合計ビツト数は増加せずROMICを増やさなく
て済む。また、パリイテイビツトに流用するビツ
トの位置がアドレスにより異なるが、そのアドレ
スの切り分けがROMのワードの数の1/2、3/4な
どの単純なアドレスである場合にはDEC、SEL
合わせて、数NANDゲートで構成できる。
本発明は以上説明したように、数値データのビ
ツトのうち、有効数字を考慮した有効なビツト以
外のビツトをパリイテイビツトに流用する事によ
りパリイテイビツトを付与しても、数値データと
パリイテイデータの両方を記憶させるのに必用な
ROMのビツト数は増加せず、ROMICの増加を免
れる効果がある。
ツトのうち、有効数字を考慮した有効なビツト以
外のビツトをパリイテイビツトに流用する事によ
りパリイテイビツトを付与しても、数値データと
パリイテイデータの両方を記憶させるのに必用な
ROMのビツト数は増加せず、ROMICの増加を免
れる効果がある。
図は本発明の一実施例を示す回路図である。
ROM……読出専用メモリ、DEC……デコー
ダ、SEL……セレクタ、FF……フリツプフロツ
プ、Ｐ……パリイテイチエツカ。
ダ、SEL……セレクタ、FF……フリツプフロツ
プ、Ｐ……パリイテイチエツカ。
Claims (1)
- 【特許請求の範囲】 １ デイジタル信号処理装置において、 (イ) 読出専用メモリに数値データを記憶すると
き、該数値データの絶対値が小さい場合は最上
位ビツトをパリテイビツトとし、また該絶対値
が大きい場合は最下位ビツトをパリテイビツト
として前記読出専用メモリに格納し、 (ロ) 該読出専用メモリから読出して数値データを
得るときは、該数値データの絶対値の大小を判
別して、該絶対値が小さい場合は最上位ビツト
に隣接ビツトと同じ値を設定し、また該絶対値
が大きい場合は最下位ビツトを０または１に固
定して設定することを特徴とするデイジタル信
号処理装置におけるパリテイビツト付与方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55126703A JPS5752948A (en) | 1980-09-12 | 1980-09-12 | Method for giving parity bit for digital signal processing equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55126703A JPS5752948A (en) | 1980-09-12 | 1980-09-12 | Method for giving parity bit for digital signal processing equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5752948A JPS5752948A (en) | 1982-03-29 |
| JPS6131490B2 true JPS6131490B2 (ja) | 1986-07-21 |
Family
ID=14941755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55126703A Granted JPS5752948A (en) | 1980-09-12 | 1980-09-12 | Method for giving parity bit for digital signal processing equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5752948A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0617532B2 (ja) * | 1986-09-04 | 1994-03-09 | 日本特殊陶業株式会社 | 切削工具用サーメット部材 |
-
1980
- 1980-09-12 JP JP55126703A patent/JPS5752948A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5752948A (en) | 1982-03-29 |
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