JPS60200328A - クロツク異常検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデジタル回路系におけるクロックの周期異常、
即ち長周期化異常の特殊な場合としての発振停止を含む
長短周期異常を検出する検出回路に関する。

マイクロ・コンピュータの暴走防止等のためには、当該
マイクロ・コンピュータの発するクロックの周期を監視
し、それが常に所定周期範囲内にあるか否かを検出する
必要がある。

このために従来用いられているクロック異常検出回路と
しては、ウォッチドッグタイマと呼ばれるものがある。

これは、被検査対象としてのクロックによりコンデンサ
を充電してその両端電位を監視するもので、当該クロッ
クが正常に出ている間はコンデンサ両端電位も成る一定
範囲内に落ち着いているが、クロックが停止したりその
周期が異常に長くなるとコンデンサ両端電位が閾値を下
回って低下することを利用し、当該クロックの異常を検
出するものである。

然し、こうした原理による従来の暴走検出回路乃至クロ
ック異常検出回路は、クロック周期が異ｍに短くなった
場合にはこれを検出することができないし、またアナロ
グ的な電位処理に頼っているので、経年変化によるコン
デンサの容吊抜けにイ′Ｖう誤検出等の問題もあった。

本発明はこの点に鑑みて成されたもので、デジタル的な
処理により、マイクロ・コンピュータ等の監視すべきク
ロック発振器からのクロック周期か正常動作状ｍ；にお
ける周期（乃至間接的にはパルス幅）より異常に長くな
った場合はもとより、異常に短くなった場合にも同様に
これを検出し得ると共に、長周期化異常の特殊な場合と
してのクロック発振の停止をも検出できるクロック異常
検出回路を提供せんとするものである。

以下、添附図面に示す本発明の実施例を通じて本発明の
構成及び作用、効果に就き説明する。

第１図は本発明の原理的乃至基本的実施例を示している
。被検査対象はマイクロ・コンピュータ１０を想定して
いるが、当該マイクロ・コンピュータ１０はこの種のも
のに共通するように、正規にプログラムが実行されてい
る場合には一般にデユーティ５０％のクロックＣＰｏを
発振する。そこで、この実施例においては、クロックＣ
Ｐｏの周期の監視はその半周期乃至パルス幅Ｔｏを監視
することにより行なう。

第１１４示の原理的構成の実施例回路では、先づ、」二
足クロックＧＰｏが入力することにより、このクロ・ン
クＣＰａに同ＪＩＢ　してトリガされ、該クロックＧＰ
ｏのパルス幅乃至半周期Ｔｏより長く、−周期２Ｔｏよ
りも短いパルス幅Ｔｌの第一パルスＣＰ１　を発振する
第一パルス発振器１が設けられている。

これに加えて、同様にクロックＣＰｏに同期してトリガ
され、該クロックＣＰｏのパルス幅乃至半周期Ｔｏより
短いパルス幅Ｔ２の第二パルスＣＰ２を発振する第二パ
ルス発振器２と、第一パルスＣＰＩに同期してトリガさ
れ、該第−パルスのパルス幅乃至半周期ＴＩとの和がク
ロックＣＰｏのパルス幅乃至半周期ＴＯの二倍より大き
く二倍よりは小さなパルス＋１１１ＪＴ３の第三パルス
ＣＰ３を発振する第三パルス発振器３も設けられている
。

そのため、クロックＣＰｏが正常な発振状態にあれば５
次の時間関係のが満たされる。

０＜７２＜Ｔｏ＜ＴＩ＜２Ｔｏ＜ＴＩ＋７３＜３Ｔ。

・　・　・　・　・　・　■ 従って、異常判断回路部乃至時間比較回路部４において
上記（り式が満足されているが否かを監視すれば、クロ
ックＣＰａのパルス幅乃至周期の異常を検出し、ひいて
はマイクロ・コンピュータ１０％の被検査対象の暴走を
検出することができる。

そして、異常判断回路部４における判断の結果、上記０
式が満足されなくなった場合には、勿論、マイクロ・コ
ンピュータ１０に何等かの異常が生じている訳であるか
ら、当該異常判断回路部４から異常検出信号としてのリ
セット信号Ｓｒを発し、マイクロ・コンピュータ１０を
リセラトすれば良い。但しこの異常検出信号Ｓｒをどの
ように利用するかは本来的には任意の問題である。

また、」二足■式が満たされているか否かを判断回路部
４にて電気的に監視する手法乃至当該回路部４の構成は
、これも本来的には任意で良く、例えば各パルスのパル
ス幅をデジタル数値に置き代えて数値的に比較する等も
考えられるが、少し工夫すると、各パル７、　ＣＰｏ、
ＣＰｌ、ＣＦ２．ＣＦ２　ａ）経時的を論理値の変化に
着目して単なる論理ゲートの組合せによる極めて簡単、
合理的な回路構成で上記０式に基く判断が行なえる。

そうした実際的な異常判断回路部構成を採用した実施例
を第２．３図に即して説明する。

第２図における被検査対象クロックの発振器としてのマ
イクロ・コンピュータ１ｏは、リセット入力が電源電位
Ｖｃｃに引き上げられている時に稼動可能な状態にあり
、接地電位に引き落とされると少なくとも一旦はりセッ
トされるものとする。即ち、リセット信号Ｓ「は論理“
Ｌｏｏにおいて有意である。

尚、一般にはこうしたリセット信号乃至リセット指令信
号Ｓｒの立ち上がりや立ち下がり等に鑑みて単発性のパ
ルスを発し、これを実効的なリセット信号として利用し
たり、更には予定通りリセットが掛からなかった時には
繰返しリセット信号を発するようにすることが多いが、
そのように波形処理する回路に就いては全くの設計的事
項であるので本図中では示していない。対象となるクロ
ック発振源のリセット態様に合致させれば良い。

この実施例においては、既述の第一、第二、第三パルス
発振器１，２．３に通常の単安定マルチパイブレークを
使用している。簡単のために、各マルチバイブレータ共
に、正論理で°゛Ｈ゛′の論理レベルのトリガ人力によ
りトリガされ、夫々に定められた発振時間ＴＩ、Ｔ２．
Ｔ３に亘って論理゛Ｈ”のパルスを発振、出力するもの
とする。

このような条件において、この実施例では、クロックＣ
Ｐｏに同期してトリ力され、該クロックＣＰｏのパルス
幅よりも長く一周期よりも短いパルス幅ＴＩの第一パル
スＣＰＩは、当該クロックＧＰｏの立ち上がりでトリガ
されるが、当該第一単安定マルチバイブレータｌの出力
側インバータ５にて示すように、負方向に立ち上がるパ
ルスとして定義される。

また、クロックＣＰｏのパルス幅よりも短いパルス幅Ｔ
２の第二パルス幅関係は、第二単安定マルチバイブレー
タ２の入力側のインへ−夕６で示すようにクロックＣＰ
ｏの立ち下がりでトリガされ、正方向に立ち上がるパル
スとして定義される。

そして、第一パルスのパルス幅乃至半周期ＴＩとの和が
クロックＣＰｏのパルス幅乃至半周期Ｔｏの二倍より大
きく二倍よりは小さなパルス幅Ｔ３の第三パルス幅関係
は、第一パルスＣＰＩの立ち上がりでトリガされ、当該
第三単安定マルチバイブレータ３の出力側インバータ７
で示すように負方向に立ち」二がるパルスとして定義さ
れる。

こうした第一、第二、第三パルスとクロックとの関係は
第３図中の°°正常゛動作部分にて示される。

このような論理レベル及びパルス立ち上がり、立ち下が
り関係において、この実施例における異常判断回路部４
は三つのナンド・ゲート１１，１２．１３から成ってお
り、これらナンド・ゲートの出力はオア的にマイクロ・
コンピュータＩＯのリセット入力に接続されている。勿
論、この信号線路中に、先に述べたように必要に応じて
適当なリセット波形信号を作るための波形成形回路乃至
波形処理回路を介挿しても差支えない。

第一ナンド・ゲート１１の一人力はクロックＣＰ。

を、値入力は第二単安定マルチバイブレーク２の出力Ｃ
Ｐ２を受ける一方で、第二ナンド・ゲート１２の一人力
はクロックＣＰｏを、値入力は第一単安定マルチバイブ
レータ１の反転出力ＣＰＩを受けている。そして、第三
ナンド・ゲート１３の第一人力は第三単安定マルチバイ
ブレータ３のインバータ７を介する出力ＣＰ３を、第二
人力は第二単安定マルチバイブレータ２のインバータ８
による反転出力園を、第三入力はクロックの反転パルス
函を大々受けている。

然して、マイクロ・コンピュータ１０が正常な動作状態
にあり、クロックＣＰｏが正常な周期ＴＯで発振してい
る間は、上記したパルス幅関係からして第３図中“正常
′°動作部分に示されるように、クロックＣＰｏと第二
パルス幅関係とは両者が共に論理“Ｈ”になる時刻はな
く、そのため、第一ナンド・ゲート１１の出力も論理”
　Ｌ　”になることがない。

同様に、クロックＣＰａと第一パルスＣＰＩとの関係を
見ても、マイクロ・コンピュータｌＯが正常な動作状態
にある限り、両者は共に論理“Ｈ′′になることはなく
、従って、第二ナンド・ゲート１２の出力も論理“Ｌ°
゛にはならない。

更に、クロック函と第二パルス園、第三パルスＣＰ３の
関係においても、“°正常”°動作中である限り、これ
ら王者が全て論理“Ｈ１１になる時刻はなく、従って第
三ナンド・ゲー）１３の出力もまた、論理“Ｌ　”には
ならない。

ａｔ＋　チ、マイクロ・コンピュータＩＯが゛正常°′
な動作を続けている限り、各ナンド・ゲート１１〜１３
の出力は全て論理“Ｈ”を維持し、論理“Ｌ　”におい
て有意な異常検出信号乃至リセット信号Ｓｒは出力され
ず、マイクロ・コンピュータｌＯのリセット入力は電源
電位Ｖｃｃに引き上げられた非リセツト状態に維持され
る。

然るに、第３図中の゛短周期化異常”範囲で示すように
、先づクロックＣＰｏの周期が所定周期より１υ〈なっ
た場合、即ち既述した０式における条件Ｔ２＜Ｔｏなる
条件部分が成立しなくなり、Ｔｏ＜Ｔ２　・　・　・　
・　・　・　■となった場合に就き考える。

この場合には、第３図中の当該部分の時点■にて示すよ
うに、パルス幅Ｔ２の第二パルスを発生する第二単安定
マルチ八イブレータ２の当該出力パルスＣＰ２が未だ立
ち下がっていないのに１時点■で示すように次のクロッ
クＣＰｏが論理“°Ｈ”に立ち上がる事態が生ずる。

そのため、第一ナンド・ゲート１１の内入力が共に論理
“°Ｈ“になり、もって時点■にて示すように当該ゲー
）１１から論理“Ｌ”のリセット信号Ｓｒが発生される
。即ち、第一ナンド・ゲー）１１はクロックの短周期化
異常を判断、検出する回路部である。

リセットの結果、マイクロ・コンピュータｌＯのクロッ
ク系が再起動した後、再び短周期化異常が生じれば、全
く同様のメカニズムにより第一ナンド・ゲー）１１にて
これが検出されるし、所期通りリセットが掛けられず、
周期が短くなったままクロック発振が続くようであれば
、第３図中の時点（◇以降に例示のように、第一ナンド
・ゲート１１からは繰返しリセット信号Ｓｒが発せられ
る。

次にクロック周期２Ｔｏが所定範囲を越えて長くなる゛
長周期化異常°“に就いて考える。

短周期化異常の場合と若干、事情が異なるのは、長周期
化異常にはその特殊な場合として、クロックが“Ｈ”レ
ベルのまま出っばなしになるのを始め、クロックが論理
”　Ｌ　”レベルのままいつになっても立ち上がらない
こと、即ちクロックの発振停止が含まれることである。

従って、このクロック発振停止をも検出しようとすれば
、クロックが“°Ｈ゛レベルにある時のみならず、ＩＩ
　Ｌ　１１レベルにある時にもその周期を監視する必要
がある。

この実施例回路においても、長周期化してはいても一応
発振は続いている異常のみならず、クロックの発振停止
をも検出できるようになっていて、第二ナンド・ゲート
１２がクロック“Ｈ”レベルでの長周期化異常検出回路
部、第三ナンド・ゲー）１３がクロック“Ｌｏ”レベル
での長周期化異常検出回路部乃至発振停止検出回路部と
なっている。

先づ、クロック“Ｈ°°レベルでの長周期化異常を検出
する回路系に就き述べる。

第３図中、“長周期化異常”範囲で示したように、クロ
ックＣＰｏの周期が狂って既述の０式中の一つの条件が
狂い、 ＴＩ＜Ｔｏ　・　・　・　・　・　・　■となったとす
る。すると、時点ゆで示すように、第一単安定マルチバ
イブレータｌの出力を反転したパルスとしての第一パル
スＤＰＩが所定のパルス＋１１．’、ＩＴＩを経過して
正方向に立ち下がっても、時点■で示すように、クロッ
クＣＰｏが未だ論理”Ｈ”状態にあって負方向に立ち下
がっていない状態が生起する。

そのため、クロックＣＰｏ及び第一パルスＣＰ１が共に
論理”Ｈ”°であるという条件が成立し、第二ナンド・
ゲー）１２の出力は論理１１　Ｌ　ＩＩに立ち下がり、
もって時点■で示すように、論理゛Ｌ”にて有意の異常
検出信号乃至リセット信号Ｓｒが発せられる。そして、
この論理レベル゛Ｈ”にてのクロック長周期化異常を検
出した後、正規にリセットが掛けられることなくクロッ
クＣＰｏが出続けるような場合には、同様にリセット信
号Ｓｒも出続けるから、必要とあらばこのリセット信号
Ｓｒが出ている限り、マイクロ・コンピュータ１０に対
して経時的に何回か繰返しリセットを掛ける公知回路を
介在させることにより、信頼性゛の高い暴走防止回路を
組むことができる。

次にクロックの“Ｌ　１１レベルにおける長周期化異常
乃至発振の停止を検出する第三ナンド・ゲー）１３に就
き述べる。

クロックＣＰｏが長周期化して、既述の０式中、更にも
う一つの条件が狂って ＴＩ＋Ｔ３＜２Ｔｏ　・　・　・　・　・　■となり、
且つこの異常がクロック゛Ｌ　１１レベルで起き始めた
とすると、異常が生じる直前のクロッりＧＰｏの立ち上
がりから時間↑ｌ経過後にトリガされた第三パルスＣＰ
３が所定パルス＠Ｔ３を経過して時点（北）で示すよう
に正方向に立ち下がっても、時点く節で示すように、ク
ロックＣＰａを反転したパルス歯が立ち下がらずに論理
″ＨＩＩのままでいる状態が生じ、一方、第二パルスＣ
Ｐ２を反転したパルス歯も同じ時点ωまでには“Ｈ”レ
ベルに立ち上がっているので、結局、第三ナンド・ゲー
ト１３の三入力が全てＨ１１という自体が生じ、もって
時点ので示すように“Ｌ”レベルで有意のリセット信号
Ｓ「が発生される。そして、先と同様。

この第三ナンド・ゲート１３の出力に就いても、りａツ
クＣＰｏが再び発生されない限り、リセット信号Ｓｒが
出力され続けることになる。

また、第３図中では、クロ・ンクの停止をクロックのＨ
”レベルでの異常部分以降に引続いて示しているが、勿
論、正常状態から何等かの要因によりクロックＣＰｏが
いきなり停止した時にも、まだクロックが出ていた時の
最後のクロックの立ち上がりから時間ＴＩ＋７３ＩＩし
た時点で上記検出メカニズムが正しく機能し、リセット
信号Ｓｒが発生させられる。

以１−、￥前記したが、各パルスを上記とは逆の方向に
立ち上がるものとして規定しても勿論良い。要は、少な
くとも第一パルスＣＰＩと第一パルスＣＰ２とを互いに
逆方向に、そして第一パルスＣＰ１　と第三パルスＣＰ
３とを互いに同方向に各立ち上がるものとし、且つ第一
パルスＣＰＩと第二パルスＣＰ２の立ち上がりをクロッ
クの前縁と後縁とに振り分け、第三パルスＣＰ３を第一
パルスＣＰＩの立ち下がりにより得るようにすると、こ
れら各パルスとクロックＣＰｏとの各論理関係を見、ク
ロック周期異常を判断、検出する回路部として実質的に
同一の型の論理ゲートを使用することができ、構成が極
めて簡単になる。

また、実際上、単安定マルチバイブレータには正方向に
立ち上がるパルスを発生するものや負方向に立ち上がる
パルスを発生するもの、また正方向へ立ち上がるトリガ
入力によりトリガされるものや負方向へ立ち上がるトリ
ガ入力によりトリガされるもの等々、いづれも種類豊富
にあるので、第３図中でわざわざ示したインバータ５〜
８等はあえて必要としない回路とすることもできる。

ともかくも本発明によれば簡単な構成でクロックの周期
異常及び停止を確実に検出でき、従ってマイクロ・コン
ピュータの暴走防止回路等に採用すれば、予期し得ない
外来ノイズ等によりプログラムが暴走しても速やかに系
のリセットを図り得るため、重大な事故はこれを避ける
ことができる。

【図面の簡単な説明】

第１図は本発明のクロック異常検出回路の原理的な一実
施例の概略構成図、第２図はやや具体的な実施例の概略
構成図、第３図は第２図示実施例の要部信号波形の説明
図、である。 図中、１，２．３は第一、第二、第三パルス発振器、４
は異常判断回路部、１１，１２．１３は第一、第二、第
三ナンド・ゲート、ＣＰｏ、ＣＰｏはクロック。 ＣＰＩは第一パルス、ＧＰ２．■は第二パルス、　ＧＰ
３は第三パルス、Ｓｒはリセットパルス、である。

Claims (1)

1. 【特許請求の範囲】 正常な状態において所定周期で発振するクロックの周期
   異常を検出するクロック異常検出回路であって； に記りロックの半周期より長く一周期より短いパルス幅
   の第一パルスを発生する第一パルス発振器と； 」二足クロックの半周期より短いパルス幅の第二パルス
   を発生する第二パルス発振器と；上記第一パルスのパル
   ス幅との和が」二足クロックの一周期より長く一同期半
   より短いパルス幅の第三パルスを発生する第三パルス発
   振器と；上記クロック、第一パルス、第二パルス、第三
   パルスの各パルス幅に基き、該クロックが上記正常な状
   態における周期よりも長くなった場合及び短くなった場
   合を検出する異常判断回路部と；から成るクロック異常
   検出回路。