JPS6086627A - マイクロコンピユ−タ暴走検知回路 - Google Patents
マイクロコンピユ−タ暴走検知回路Info
- Publication number
- JPS6086627A JPS6086627A JP58194332A JP19433283A JPS6086627A JP S6086627 A JPS6086627 A JP S6086627A JP 58194332 A JP58194332 A JP 58194332A JP 19433283 A JP19433283 A JP 19433283A JP S6086627 A JPS6086627 A JP S6086627A
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- Japan
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- pulse
- basic clock
- pulse width
- microcomputer
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロコンピュータの暴走検知回路に関し、
殊にマイクロコンピュータの発する基本クロック周期の
異常を検出することにより暴走を検知するマイクロコン
ピュータの暴走検知回路に関する。
殊にマイクロコンピュータの発する基本クロック周期の
異常を検出することにより暴走を検知するマイクロコン
ピュータの暴走検知回路に関する。
マイクロコンピュータの暴走を検知する従来回路として
は、ウォッチドッグタイマと呼ばれるものが知られてい
る。この回路では、マイクロコンピュータのクロックに
よりコンデンサを充電し、当該クロックが正常に出てい
る間はこのコンデンサの両端電位も成る一定範囲内に落
ち着いているが、クロックが停止１Ｚ Ｉ、たりその周
期が異常に長くなった時には当該両端電位が閾値をド回
って低ドすることを利用し、暴走を検知するようになっ
ている。然し、こうした原理による従来の暴走検知回路
では、クロック周期が異常に短くなった場合にはこれを
検出することができない欠点を４１している。
は、ウォッチドッグタイマと呼ばれるものが知られてい
る。この回路では、マイクロコンピュータのクロックに
よりコンデンサを充電し、当該クロックが正常に出てい
る間はこのコンデンサの両端電位も成る一定範囲内に落
ち着いているが、クロックが停止１Ｚ Ｉ、たりその周
期が異常に長くなった時には当該両端電位が閾値をド回
って低ドすることを利用し、暴走を検知するようになっ
ている。然し、こうした原理による従来の暴走検知回路
では、クロック周期が異常に短くなった場合にはこれを
検出することができない欠点を４１している。
本発明はこの点に鑑みて成されたもので、マイクロコン
ピュータの基本クロックの周期がｉＥ常常動状状態おけ
る周期（乃至間接的にはパルス幅）より異常に長くなっ
た場合はもとより、異常に短くなった場合にも同様にこ
れを検知できる暴走検知回路を提供せんとするものであ
る。
ピュータの基本クロックの周期がｉＥ常常動状状態おけ
る周期（乃至間接的にはパルス幅）より異常に長くなっ
た場合はもとより、異常に短くなった場合にも同様にこ
れを検知できる暴走検知回路を提供せんとするものであ
る。
以下、添附図面に示す本発明の実施例を通じて本発明の
構成及び作用、効果に就き説明する。
構成及び作用、効果に就き説明する。
第１図は本発明の原理的乃至基本的実施例を示している
。被検査対象のマイクロコンピュータｌはこの種のもの
に共通するように、正規にプログラムが実行されている
場合には一般にデユーティ５０％の基本クロツクＣＰｏ
を発振する。そこで、この実施例においては、基本クロ
ックＣＰｏの周期の監視はその半周期乃至パルス幅（半
周期）Ｔｏを監視することにより行なう。
。被検査対象のマイクロコンピュータｌはこの種のもの
に共通するように、正規にプログラムが実行されている
場合には一般にデユーティ５０％の基本クロツクＣＰｏ
を発振する。そこで、この実施例においては、基本クロ
ックＣＰｏの周期の監視はその半周期乃至パルス幅（半
周期）Ｔｏを監視することにより行なう。
第１図示の原理的構成の実施例回路では、先ず、上記基
本クロックＣＰｏが入力することにより、該基本クロッ
クＣＰｏに同期してトリガされ、該基本クロックＣＰｏ
のパルス幅乃至半周期Ｔ ｏより長く、−周期２Ｔｏよ
りも短いパルス幅Ｔ１の第一パルスＣＰｓを発振する第
一パルス発振器２が設けられている。
本クロックＣＰｏが入力することにより、該基本クロッ
クＣＰｏに同期してトリガされ、該基本クロックＣＰｏ
のパルス幅乃至半周期Ｔ ｏより長く、−周期２Ｔｏよ
りも短いパルス幅Ｔ１の第一パルスＣＰｓを発振する第
一パルス発振器２が設けられている。
これに加えて、同様に基本クロックＣＰａに同期してト
リガされ、該基本クロックＣＰｏのパルス幅乃至半周期
Ｔｏより短いパルス幅Ｔ２の第二パルスＣＰ２を発振す
る第二パルス発振器３も設けられている。
リガされ、該基本クロックＣＰｏのパルス幅乃至半周期
Ｔｏより短いパルス幅Ｔ２の第二パルスＣＰ２を発振す
る第二パルス発振器３も設けられている。
そのため、基本クロックＣＰｏが正常な発振状態にあれ
ば１次の時間関係■が満たされる。
ば１次の時間関係■が満たされる。
０＜Ｔ２ ＜Ｔｏ ＜Ｔｔ ＜２Ｔ。
・・・・・・ｔｊ）
従って、異常検出回路乃至時間比較回路４において」−
記■式が満足されているか否かを監視すれば、基本クロ
ックＣＰｏのパルス幅乃至周期の異常を検出し、マイク
ロコンピュータの暴走を検知することができる。この異
常検出回路自体の構成は任意であって、当業名であれば
公知技術の援用により、容易に構成することができる。
記■式が満足されているか否かを監視すれば、基本クロ
ックＣＰｏのパルス幅乃至周期の異常を検出し、マイク
ロコンピュータの暴走を検知することができる。この異
常検出回路自体の構成は任意であって、当業名であれば
公知技術の援用により、容易に構成することができる。
また、異常検出回路４における判断の結果、１−記（９
式が満足されなくなった場合には、勿論、マイクロコン
ピュータ１に何等かの異常が生している訳であるから、
当該異常検出回路４から異常検出信号としてのリセット
信号Ｓｒを発し、マイクロコンピュータをリセットする
。
式が満足されなくなった場合には、勿論、マイクロコン
ピュータ１に何等かの異常が生している訳であるから、
当該異常検出回路４から異常検出信号としてのリセット
信号Ｓｒを発し、マイクロコンピュータをリセットする
。
然して、上記０式が満たされているか否力）を検出回路
４にて電気的に監視する手法乃至当該回路４の構成は、
先に述べたように、本来的にｔ±任意で良く、例えば各
パルスのパルス幅をデジタル数値に置き代えて数値的に
比較する等も考えられるが、少し工夫すると、各ノくル
スＣＰｏ 、 ＣＰ＋ 、 ＣＰ２の経時的な論理値の
変化に着目して単なる論理ゲートの組合せによる極めて
簡単、合理的な回路構成で上記０式に甚く判断が行なえ
る。
４にて電気的に監視する手法乃至当該回路４の構成は、
先に述べたように、本来的にｔ±任意で良く、例えば各
パルスのパルス幅をデジタル数値に置き代えて数値的に
比較する等も考えられるが、少し工夫すると、各ノくル
スＣＰｏ 、 ＣＰ＋ 、 ＣＰ２の経時的な論理値の
変化に着目して単なる論理ゲートの組合せによる極めて
簡単、合理的な回路構成で上記０式に甚く判断が行なえ
る。
そうした実際的な異常検出回路構成を採用した実施例を
第２．３図に即して説明する。
第２．３図に即して説明する。
第２図における被検査対象としてのマイクロコンピュー
タｌは、リセ−／ ）入力が電源電位Ｖｃｃに引き上げ
られている時には稼動可能な状態にあり、接地電位に引
き落とされるとリセ−／ ）されるものとする。即ち、
リセット信号Ｓｒは論理゛Ｌ ”において有意である。
タｌは、リセ−／ ）入力が電源電位Ｖｃｃに引き上げ
られている時には稼動可能な状態にあり、接地電位に引
き落とされるとリセ−／ ）されるものとする。即ち、
リセット信号Ｓｒは論理゛Ｌ ”において有意である。
この実施例においては、既述の第一、第二ノ（２１７発
振器２，３に通常の単安定マルチ八イブレータを使用す
る。簡単のために、両マルチバイブレータ共に、正論理
でＨ”の論理レベルのトリガ入力によりトリガされ、夫
々に定められた発振時間Ｔ１ 、Ｔｚに亘って論理゛Ｈ
”のパルスを発振するものとする。
振器２，３に通常の単安定マルチ八イブレータを使用す
る。簡単のために、両マルチバイブレータ共に、正論理
でＨ”の論理レベルのトリガ入力によりトリガされ、夫
々に定められた発振時間Ｔ１ 、Ｔｚに亘って論理゛Ｈ
”のパルスを発振するものとする。
このような条件において、この実施例では、基本クロッ
クＣＰｏに同期してトリガされ、該基本クロックＣＰｏ
のパルス幅よりも長く ・周期よりも短いパルス幅Ｔ１
の第一パルスＣＰｘは、当該基本クロックＣＰｏの立ち
上がりでトリガされるがインバータ５にて示すように負
方向に立ち」−がるパルスとして定義され、基本クロッ
クＣＰｏのパルス幅よりも短いパルス幅Ｔ２の第二パル
スＣＰ２は、インバータ６で示すように、基本クロック
Ｇｐｏのｔちドがりでトリガされ、正方向に立ち上がる
パルスとして定義される。こうした第一、第一パルスと
基本クロックとの関係は第３図中の“正常°′動作部分
にて示される。
クＣＰｏに同期してトリガされ、該基本クロックＣＰｏ
のパルス幅よりも長く ・周期よりも短いパルス幅Ｔ１
の第一パルスＣＰｘは、当該基本クロックＣＰｏの立ち
上がりでトリガされるがインバータ５にて示すように負
方向に立ち」−がるパルスとして定義され、基本クロッ
クＣＰｏのパルス幅よりも短いパルス幅Ｔ２の第二パル
スＣＰ２は、インバータ６で示すように、基本クロック
Ｇｐｏのｔちドがりでトリガされ、正方向に立ち上がる
パルスとして定義される。こうした第一、第一パルスと
基本クロックとの関係は第３図中の“正常°′動作部分
にて示される。
このような論理レベル及びパルスケちＩ−かり、立ち下
がり関係において、この実施例における異常検出回路４
は、二つのナンド・ゲート７．８から成っており、両ナ
ンド・ゲートの出力はオア的にマイクロコンピュータｌ
のリセット入力に接続されている。そして、第一ナンド
・ゲート７の一人力は基本クロックＣＰｏを受け、低入
力は第−単安定マルチバイブレータ２の出力を受ける一
方で、第二ナンド・ゲート８の一人力は基本クロックＣ
Ｐｏを、低入力は第二単安定マルチバイブレータ３の出
力を受けている。
がり関係において、この実施例における異常検出回路４
は、二つのナンド・ゲート７．８から成っており、両ナ
ンド・ゲートの出力はオア的にマイクロコンピュータｌ
のリセット入力に接続されている。そして、第一ナンド
・ゲート７の一人力は基本クロックＣＰｏを受け、低入
力は第−単安定マルチバイブレータ２の出力を受ける一
方で、第二ナンド・ゲート８の一人力は基本クロックＣ
Ｐｏを、低入力は第二単安定マルチバイブレータ３の出
力を受けている。
然して、マイクロコンピュータ１が正常な動作状態にあ
り、基本クロックＣＰｏが正常な周期Ｔ。
り、基本クロックＣＰｏが正常な周期Ｔ。
で発振されている間は、」１記したパルス幅関係からし
て、第３図中゛正常“部分に示されるように、基本クロ
ックＣＰｏ と第一パルスＣＰ＋ とは共に論理“Ｈ”
になることはなく、従って、第一ナンド・ゲート出力が
論理” Ｌ ”になることはない。
て、第３図中゛正常“部分に示されるように、基本クロ
ックＣＰｏ と第一パルスＣＰ＋ とは共に論理“Ｈ”
になることはなく、従って、第一ナンド・ゲート出力が
論理” Ｌ ”になることはない。
同様に、基本クロックＧＰｏと第二パルス幅関係 との
関係においても、“正常′”動作中である限り、両者が
共に論理” Ｈ”になる時刻はなく、従って第二ナンド
・ゲート８の出力も論理” Ｌ ”になることはない。
関係においても、“正常′”動作中である限り、両者が
共に論理” Ｈ”になる時刻はなく、従って第二ナンド
・ゲート８の出力も論理” Ｌ ”になることはない。
即ち、リイクロコンピュータ１が゛正常パな動作を続け
ている限り、両ナンド・ゲート出力は共に論理”Ｈ“′
を維持し、論理“Ｌ”において有意な異常検出信号乃至
リセット信号Ｓ「は出力されず、マイクロコンピュータ
ｌのリセン！・入力は電源電位Ｖｃｃに引き−１こげら
れた非リセツト状態に維持される。
ている限り、両ナンド・ゲート出力は共に論理”Ｈ“′
を維持し、論理“Ｌ”において有意な異常検出信号乃至
リセット信号Ｓ「は出力されず、マイクロコンピュータ
ｌのリセン！・入力は電源電位Ｖｃｃに引き−１こげら
れた非リセツト状態に維持される。
然るに、第３図中、゛長周期化異常′°範囲で示したよ
うに、基本クロックＣＰｏの周期が狂って既述の０式中
の一つの条件が狂い、 Ｔ＋ ＜Ｔｏ ・ ・ ・ ・ ・ ・ （２）となっ
たとすると、第３図中、１１１ｒ点（ｊ）で示すように
、第−単安定マルチパイブレーク２の出力を反転したパ
ルスとしての第一・パルスＣＰ＋か所）ｒのパルス幅Ｔ
１を経過して正方向にΔ゛ノちドがっても、時点くゆで
示すように、ノ、（木りロンクＣＰｏか未だ論理゛Ｈ”
状態にあって負方向にＳ’ｆちドがっていない状態が生
起する。
うに、基本クロックＣＰｏの周期が狂って既述の０式中
の一つの条件が狂い、 Ｔ＋ ＜Ｔｏ ・ ・ ・ ・ ・ ・ （２）となっ
たとすると、第３図中、１１１ｒ点（ｊ）で示すように
、第−単安定マルチパイブレーク２の出力を反転したパ
ルスとしての第一・パルスＣＰ＋か所）ｒのパルス幅Ｔ
１を経過して正方向にΔ゛ノちドがっても、時点くゆで
示すように、ノ、（木りロンクＣＰｏか未だ論理゛Ｈ”
状態にあって負方向にＳ’ｆちドがっていない状態が生
起する。
そのため、基本クロックＣＰｏ及び第一、（ルスＣＰ＋
が共に論理“Ｈ”であるという条件が成立し、第一セン
ト・ゲート出力は論理“Ｌｏｏに立ちＦがり、もって時
点■で示すように、論理“Ｌ”にて有意の異常検出信号
乃至リセット信号Ｓｒが発せられてマイクロコンピュー
タｌのりセント入力を接地電位に引き落とし、当該被検
査対象としてのマイクロコンピュータｌのリセットか図
られる。
が共に論理“Ｈ”であるという条件が成立し、第一セン
ト・ゲート出力は論理“Ｌｏｏに立ちＦがり、もって時
点■で示すように、論理“Ｌ”にて有意の異常検出信号
乃至リセット信号Ｓｒが発せられてマイクロコンピュー
タｌのりセント入力を接地電位に引き落とし、当該被検
査対象としてのマイクロコンピュータｌのリセットか図
られる。
基本クロックＣＰｏの°゛短周期化異隼”°が生じた場
合、即ち既述した０式における条件Ｔ２ ＜ＴＯなる条
件部分が成立しなくなり、 ＴＯ＜Ｔ２ ・ ・ ・ ・ ・ ・ｌ■となった場合
には、第３図中の°“ｙυ周期化異常″部分の時点（Φ
にて示すように、パルス幅Ｔ２の第二パルスを発生する
第二単安定マルチ／へイブレータ３の当該出力パルスＧ
Ｐｚが未だ立ちＦがっていないのに、時点（→で示すよ
うに次の基本クロックＣＰｏが論理” Ｈ”に立ち」二
がる事態が現出し、そのため、第二ナンド・ゲート８の
両入力が共に論理°“Ｈ”になり、もって時点■にて示
すように論理゛Ｌ ”のリセット信号Ｓｒか発生される
。
合、即ち既述した０式における条件Ｔ２ ＜ＴＯなる条
件部分が成立しなくなり、 ＴＯ＜Ｔ２ ・ ・ ・ ・ ・ ・ｌ■となった場合
には、第３図中の°“ｙυ周期化異常″部分の時点（Φ
にて示すように、パルス幅Ｔ２の第二パルスを発生する
第二単安定マルチ／へイブレータ３の当該出力パルスＧ
Ｐｚが未だ立ちＦがっていないのに、時点（→で示すよ
うに次の基本クロックＣＰｏが論理” Ｈ”に立ち」二
がる事態が現出し、そのため、第二ナンド・ゲート８の
両入力が共に論理°“Ｈ”になり、もって時点■にて示
すように論理゛Ｌ ”のリセット信号Ｓｒか発生される
。
勿論、各パルスをＩＥ負いづれの方向に＼°ｌち−にが
るものとして規定するかは設工１的な問題ではあるが、
少なくとも第一パルスＣＰ＋ と第一パルスＣＰ＋とを
互いに逆方向に立ち上がるものとし、１１つ１−記のよ
うに基本クロックの前縁と後縁とにそのスｌち」二がり
を振り分けると、これら両パルスと基本クロックＣＰｏ
との各論理関係を見るケーＩ・に同一の型ものを使用
することができ、構成は極めて簡単になる。また、実際
上、単安定マルチバイブレータには正方向に立ち上がる
パルスを発生するものや負方向に立ち上がるパルスを発
生するもの、また正方向へ立ち」二がるトリ力人力によ
りトリ力されるものや負方向へ〜ｒち１．がるトリカ入
力によりトリ力されるもの等々、いづれも種類豊富にあ
るので、第３図中でわざわざ小したインバータ５，６等
はあえて必要としない回路とすることも容易である。
るものとして規定するかは設工１的な問題ではあるが、
少なくとも第一パルスＣＰ＋ と第一パルスＣＰ＋とを
互いに逆方向に立ち上がるものとし、１１つ１−記のよ
うに基本クロックの前縁と後縁とにそのスｌち」二がり
を振り分けると、これら両パルスと基本クロックＣＰｏ
との各論理関係を見るケーＩ・に同一の型ものを使用
することができ、構成は極めて簡単になる。また、実際
上、単安定マルチバイブレータには正方向に立ち上がる
パルスを発生するものや負方向に立ち上がるパルスを発
生するもの、また正方向へ立ち」二がるトリ力人力によ
りトリ力されるものや負方向へ〜ｒち１．がるトリカ入
力によりトリ力されるもの等々、いづれも種類豊富にあ
るので、第３図中でわざわざ小したインバータ５，６等
はあえて必要としない回路とすることも容易である。
ともかくも、以−ヒ詳記のように、本発明によれば、予
期し得ない外来ノイズ等によりプログラムが暴走しても
、基本クロックＣＰｏのパルス幅範囲乃至周期が正常な
状態における範囲を上下に越えた双方の場合に就き、共
にこれを検出することができるので、暴走に伴う重大な
事故はこれを避けることができる。
期し得ない外来ノイズ等によりプログラムが暴走しても
、基本クロックＣＰｏのパルス幅範囲乃至周期が正常な
状態における範囲を上下に越えた双方の場合に就き、共
にこれを検出することができるので、暴走に伴う重大な
事故はこれを避けることができる。
第１図は本発明の原理的な一実施例の概略構成図、第２
図はやや具体的な実施例の概略構成図、第３図は第２図
示実施例の要部信号波形の説明図、である。 図中、ｌはマイクロコンピュータ、２は第一パルス発振
器、３は第二パルス発振器、４は異常検出回路、である
。 出 願 大 阪神エレクトリック株式会社代 理 人
福 Ｌ１２ 信 行 代 理 人 福 １） 武 適 化 理 人 福 ＩＪＩ 賢 三
図はやや具体的な実施例の概略構成図、第３図は第２図
示実施例の要部信号波形の説明図、である。 図中、ｌはマイクロコンピュータ、２は第一パルス発振
器、３は第二パルス発振器、４は異常検出回路、である
。 出 願 大 阪神エレクトリック株式会社代 理 人
福 Ｌ１２ 信 行 代 理 人 福 １） 武 適 化 理 人 福 ＩＪＩ 賢 三
Claims (1)
- 【特許請求の範囲】 正常な状態において所定周期の基本クロックを発振する
マイクロコンピュータの暴走検知回路であって、 」１記基本クロックの半周期より長く一周期より短いパ
ルス幅の第一パルスを発生するｌ−、＜ルス発振器と、 上記基本クロックの半周期より短いパルス幅の第二パル
スを発生する第二パルス発振器と、上記基本クロック、
第一パルス、第二パルスの各パルス幅に基き、該基本ク
ロックが上記正常な状態におけるパルス幅よりも長くな
った場合及び短くなった場合を検出する異常桧山回路と
、から成ることを特徴とするブイクロコンピユータ暴走
検知回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194332A JPS6086627A (ja) | 1983-10-19 | 1983-10-19 | マイクロコンピユ−タ暴走検知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194332A JPS6086627A (ja) | 1983-10-19 | 1983-10-19 | マイクロコンピユ−タ暴走検知回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6086627A true JPS6086627A (ja) | 1985-05-16 |
Family
ID=16322824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58194332A Pending JPS6086627A (ja) | 1983-10-19 | 1983-10-19 | マイクロコンピユ−タ暴走検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086627A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025149A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | プログラム暴走検出回路 |
| FR2658303A1 (fr) * | 1990-02-09 | 1991-08-16 | Neiman Sa | Dispositif de surveillance du fonctionnement d'un systeme a microprocesseur ou analogue. |
| JPH0573362A (ja) * | 1991-09-17 | 1993-03-26 | Nippon Taimu Rinku:Kk | マイクロコンピユータ動作異常検出回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036537A (ja) * | 1973-06-18 | 1975-04-05 | ||
| JPS50128430A (ja) * | 1974-03-28 | 1975-10-09 |
-
1983
- 1983-10-19 JP JP58194332A patent/JPS6086627A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036537A (ja) * | 1973-06-18 | 1975-04-05 | ||
| JPS50128430A (ja) * | 1974-03-28 | 1975-10-09 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025149A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | プログラム暴走検出回路 |
| FR2658303A1 (fr) * | 1990-02-09 | 1991-08-16 | Neiman Sa | Dispositif de surveillance du fonctionnement d'un systeme a microprocesseur ou analogue. |
| JPH0573362A (ja) * | 1991-09-17 | 1993-03-26 | Nippon Taimu Rinku:Kk | マイクロコンピユータ動作異常検出回路 |
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