JPH025149A - プログラム暴走検出回路 - Google Patents
プログラム暴走検出回路Info
- Publication number
- JPH025149A JPH025149A JP63157320A JP15732088A JPH025149A JP H025149 A JPH025149 A JP H025149A JP 63157320 A JP63157320 A JP 63157320A JP 15732088 A JP15732088 A JP 15732088A JP H025149 A JPH025149 A JP H025149A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- program
- reset
- output
- runaway
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 4
- 230000001960 triggered effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明ハシングルチッフマイクロコントローラに関し、
特にＣＰＵのプログラム暴走検出に関する。
特にＣＰＵのプログラム暴走検出に関する。
従来、この種のプログラム暴走検出回路は、タイマーカ
ウンタをウツォチ・ドッグタイマーとして使用し、プロ
グラムによるこのタイマーのリセットを特定周期で繰り
返すことにより、フログラム暴走によりこのタイマーの
リセットが所定期間発生しないと、タイマーがオーバー
フローしこのオーバーフローを検出することでプログラ
ム暴走の判断をしていた。
ウンタをウツォチ・ドッグタイマーとして使用し、プロ
グラムによるこのタイマーのリセットを特定周期で繰り
返すことにより、フログラム暴走によりこのタイマーの
リセットが所定期間発生しないと、タイマーがオーバー
フローしこのオーバーフローを検出することでプログラ
ム暴走の判断をしていた。
上述した従来のプログラム暴走検出回路は、プログラム
暴走が前述のウォッチ・ドッグタイマーのリセットシー
ケンスを包含して暴走している場合このタイマーのオー
バーフローは発生せず、プログラムの暴走を検出できな
いという欠点がある。
暴走が前述のウォッチ・ドッグタイマーのリセットシー
ケンスを包含して暴走している場合このタイマーのオー
バーフローは発生せず、プログラムの暴走を検出できな
いという欠点がある。
本発明のプログラム暴走検出回路は、ＣＰＵとこのＣＰ
Ｕのプログラム実行によるリセット出力により状態が初
期設定されるタイマーとディレー回路と、前記タイマー
のカウントオーバーフロー出力あるいは外部リセット入
力により起動されシステムリセット信号を発生するシス
テムリセット発生回路と、前記ＣＰＵのリセット出力と
ディレー回路の双方の出力により駆動され出力状態の定
まるエラー検出回路と、該エラー検出回路の出力するい
は前記システムリセット発生回路の出力のいづれかでＣ
ＰＵをリセットするための論理ゲートを有している。
Ｕのプログラム実行によるリセット出力により状態が初
期設定されるタイマーとディレー回路と、前記タイマー
のカウントオーバーフロー出力あるいは外部リセット入
力により起動されシステムリセット信号を発生するシス
テムリセット発生回路と、前記ＣＰＵのリセット出力と
ディレー回路の双方の出力により駆動され出力状態の定
まるエラー検出回路と、該エラー検出回路の出力するい
は前記システムリセット発生回路の出力のいづれかでＣ
ＰＵをリセットするための論理ゲートを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すものである。
１０１はシステムクロックの入力、１０３はウオッチド
ックタイマ−１１５はＲＯＭ、ＲＡＭを含むＣＰＵ部、
１０５はＣＰＵからのリセット出力により起動するワン
ショットモノマルチ、１０８はウォッチ・ドックタイマ
ー１０３の出力あるいは外部リセット１０７によりシス
テムリセット信号を発生するシステムリセット発生回路
、１１３はＣＰＵのリセット出力とワンショットモノマ
ルチ１０５の出力で駆動されるエラー検出回路である。
ックタイマ−１１５はＲＯＭ、ＲＡＭを含むＣＰＵ部、
１０５はＣＰＵからのリセット出力により起動するワン
ショットモノマルチ、１０８はウォッチ・ドックタイマ
ー１０３の出力あるいは外部リセット１０７によりシス
テムリセット信号を発生するシステムリセット発生回路
、１１３はＣＰＵのリセット出力とワンショットモノマ
ルチ１０５の出力で駆動されるエラー検出回路である。
ＣＰＵＬ１５およびウォッチ・ドック・タイマー１０３
はシステムクロック入力１０１に入力されるクロックを
基本クロックとして動作する。
はシステムクロック入力１０１に入力されるクロックを
基本クロックとして動作する。
ＣＰＵはあらかじめプログラムの書き込まれたＲＯＭを
含み、そのプログラム実行過程でタイマーリセット出力
１０２を発生する。このリセット出力１０２によりウオ
ッチドックタイマ−１０３とワンショットモノマルチ１
０５は初期化あるいはトリガーされる。この状態は第２
図のＣＰＵＷ、Ｔリセット出力パルスの発生した部分に
相当する。ウオッチドックタイマ−は初期化された後、
システムクロック入力１０１のクロックをカウントアツ
プ開始する。ここで説明の為第２図に示す様に、このタ
イマーのカウントオーバーフローまでの時間をＴ２とす
る。一方、トリガーされたワンショットモノマルチ１０
５の出力は第２図に示す様にＴ１期間経過後初期状態に
復帰する。このＴ１はＣＲ１０４の端子のＯＲ時定数で
設定する。
含み、そのプログラム実行過程でタイマーリセット出力
１０２を発生する。このリセット出力１０２によりウオ
ッチドックタイマ−１０３とワンショットモノマルチ１
０５は初期化あるいはトリガーされる。この状態は第２
図のＣＰＵＷ、Ｔリセット出力パルスの発生した部分に
相当する。ウオッチドックタイマ−は初期化された後、
システムクロック入力１０１のクロックをカウントアツ
プ開始する。ここで説明の為第２図に示す様に、このタ
イマーのカウントオーバーフローまでの時間をＴ２とす
る。一方、トリガーされたワンショットモノマルチ１０
５の出力は第２図に示す様にＴ１期間経過後初期状態に
復帰する。このＴ１はＣＲ１０４の端子のＯＲ時定数で
設定する。
ＣＰＵのプログラム実行が正常の場合第２図のＴ１終了
後Ｔ３の期間にウォッチ・ドックタイマ１０３をＣＰＵ
がリセットする様プログラムを組んでおけば、ウオッチ
ドックタイマ−１０３はオーバーフロー出力１０６を発
生せずシステムリセット発生回路１０８は起動されない
。従ってＣＰＵは外部リセットのみによりリセットされ
動作する。プログラムが慕走する第１のケースとしては
、ＣＰＵがリセット出力１０２を発生してからプログラ
ムが暴走し前記Ｔ２期間内にＣＰＵが再度リセット出力
１０２を発生しないケースである。この場合ウォッチ・
ドックタイマー１０３はカウントアツプを続ける結果、
オーバーフロー出力１０６を発生しシステムリセット発
生回路１０８を起動してシステムリセット出力１１０を
発生しＣＰＵを初期化する。これは従来のプログラム暴
走検出回路と同様の機能である。プログラムが暴走する
第２のケースとしては、ＣＰＵがリセット出力１０２を
発生してからプログラムが暴走し、所定のリセット周期
すなわち第２図のＴ３期間内以前にリセット出力１０２
を発生するケースである。この場合、エラー検出回路１
１３は第２図のＴ１期間、ＣＰＵのリセット出力１０２
を監視し、リセットの発生を検出するとＣＰＵリセット
出力１１１を発生する。このリセット出力１１１は論理
和ゲート１１２を介してＣＰＵをリセットしプログラム
の暴走を停止、ＣＰＵを初期化する。
後Ｔ３の期間にウォッチ・ドックタイマ１０３をＣＰＵ
がリセットする様プログラムを組んでおけば、ウオッチ
ドックタイマ−１０３はオーバーフロー出力１０６を発
生せずシステムリセット発生回路１０８は起動されない
。従ってＣＰＵは外部リセットのみによりリセットされ
動作する。プログラムが慕走する第１のケースとしては
、ＣＰＵがリセット出力１０２を発生してからプログラ
ムが暴走し前記Ｔ２期間内にＣＰＵが再度リセット出力
１０２を発生しないケースである。この場合ウォッチ・
ドックタイマー１０３はカウントアツプを続ける結果、
オーバーフロー出力１０６を発生しシステムリセット発
生回路１０８を起動してシステムリセット出力１１０を
発生しＣＰＵを初期化する。これは従来のプログラム暴
走検出回路と同様の機能である。プログラムが暴走する
第２のケースとしては、ＣＰＵがリセット出力１０２を
発生してからプログラムが暴走し、所定のリセット周期
すなわち第２図のＴ３期間内以前にリセット出力１０２
を発生するケースである。この場合、エラー検出回路１
１３は第２図のＴ１期間、ＣＰＵのリセット出力１０２
を監視し、リセットの発生を検出するとＣＰＵリセット
出力１１１を発生する。このリセット出力１１１は論理
和ゲート１１２を介してＣＰＵをリセットしプログラム
の暴走を停止、ＣＰＵを初期化する。
第３図は本発明の第２の実施例を示すものである。第１
の実施例との相違点は第２図のＴ１期間ヲ設定するワン
ショットモノマルチ１０５をディレータイマー２０５で
置き換えたものであり、これ以外の構成は同一である。
の実施例との相違点は第２図のＴ１期間ヲ設定するワン
ショットモノマルチ１０５をディレータイマー２０５で
置き換えたものであり、これ以外の構成は同一である。
当該実施例では第２図におけるＴ１が固定となる制約が
あるが外部に時定数設定端子が不要となる利点がある。
あるが外部に時定数設定端子が不要となる利点がある。
以上説明したように本発明は、プログラム暴走によるウ
オッチドックタイマ−のリセットにリセット有効期間を
設けることにより、ウオッチドックタイマ−をリセット
するプログラムシーケンスを含んだ暴走シーケンスにＣ
ＰＵが陥ってもこれを検出しシステムの初期化をおこな
うことができる効果がある。
オッチドックタイマ−のリセットにリセット有効期間を
設けることにより、ウオッチドックタイマ−をリセット
するプログラムシーケンスを含んだ暴走シーケンスにＣ
ＰＵが陥ってもこれを検出しシステムの初期化をおこな
うことができる効果がある。
第１図は本発明の第１の実施例を示す図、第２図は第１
図の動作を説明するタイミングチャート図である。第３
図は本発明の第２の実施例を示す図、第４図は従来例を
示す図である。 １０３・・・・・・ウオッチドックタイマ−１０５・・
・・・・ワンショットモノマルチ、１０８・・・・・・
システムリセット発生回路、１１３・・・・・・エラー
検出回路、１１５・・・・・・ＣＰＵ、１１２・・・・
・・論理和ゲート、２０５・・・・・・デイレイ・タイ
マー代理人 弁理士 内 原 晋
図の動作を説明するタイミングチャート図である。第３
図は本発明の第２の実施例を示す図、第４図は従来例を
示す図である。 １０３・・・・・・ウオッチドックタイマ−１０５・・
・・・・ワンショットモノマルチ、１０８・・・・・・
システムリセット発生回路、１１３・・・・・・エラー
検出回路、１１５・・・・・・ＣＰＵ、１１２・・・・
・・論理和ゲート、２０５・・・・・・デイレイ・タイ
マー代理人 弁理士 内 原 晋
Claims (1)
- あらかじめプログラムデータの書き込まれたＲＯＭを含
み、このプログラムに従って動作するＣＰＵと、このＣ
ＰＵのプログラム実行によるリセット出力により状態が
初期設定されるタイマーとディレー回路と、前記タイマ
ーのカウントオーバーフロー出力あるいは外部リセット
入力により起動されシステムリセット信号を発生するシ
ステムリセット発生回路と、前記ＣＰＵのリセット出力
とディレー回路の双方の出力により駆動され出力状態の
定まるエラー検出回路と、該エラー検出回路の出力ある
いは前記システムリセット発生回路の出力のいづれかで
ＣＰＵをリセットすることを特徴とするプログラム暴走
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157320A JPH025149A (ja) | 1988-06-24 | 1988-06-24 | プログラム暴走検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157320A JPH025149A (ja) | 1988-06-24 | 1988-06-24 | プログラム暴走検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025149A true JPH025149A (ja) | 1990-01-10 |
Family
ID=15647118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63157320A Pending JPH025149A (ja) | 1988-06-24 | 1988-06-24 | プログラム暴走検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513319A (en) * | 1993-07-02 | 1996-04-30 | Dell Usa, L.P. | Watchdog timer for computer system reset |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086627A (ja) * | 1983-10-19 | 1985-05-16 | Hanshin Electric Co Ltd | マイクロコンピユ−タ暴走検知回路 |
| JPS60183647A (ja) * | 1984-02-29 | 1985-09-19 | Nissin Electric Co Ltd | ウオツチドツグタイマ |
-
1988
- 1988-06-24 JP JP63157320A patent/JPH025149A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086627A (ja) * | 1983-10-19 | 1985-05-16 | Hanshin Electric Co Ltd | マイクロコンピユ−タ暴走検知回路 |
| JPS60183647A (ja) * | 1984-02-29 | 1985-09-19 | Nissin Electric Co Ltd | ウオツチドツグタイマ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513319A (en) * | 1993-07-02 | 1996-04-30 | Dell Usa, L.P. | Watchdog timer for computer system reset |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4566111A (en) | Watchdog timer | |
| US4405982A (en) | Arrangement for monitoring the function of a programmable electronic switching circuit | |
| JPH0346854B2 (ja) | ||
| US5740360A (en) | Apparatus and method for resetting a microprocessor in the event of improper program execution | |
| US5542051A (en) | Watch dog timer | |
| JPH025149A (ja) | プログラム暴走検出回路 | |
| JP2864663B2 (ja) | ウォッチドッグ・タイマ | |
| KR100328825B1 (ko) | 오동작 방지 회로 | |
| JP2731386B2 (ja) | 制御装置 | |
| SU1205146A1 (ru) | Устройство дл перезапуска ЭВМ | |
| JP2516711B2 (ja) | ウォッチドッグタイマ装置 | |
| JPH0465407B2 (ja) | ||
| JP3144811B2 (ja) | 監視タイマ回路 | |
| SU1361562A1 (ru) | Устройство дл контрол времени выполнени программ | |
| KR920007509B1 (ko) | 마이크로 프로세서의 폭주감시회로 | |
| JPS63268044A (ja) | ウオツチ・ドツグ・タイマ | |
| JPS5827559B2 (ja) | コウツウシンゴウセイギヨソウチノ イジヨウカンシカイロ | |
| SU1168949A1 (ru) | Устройство дл обнаружени и ликвидации сбоев в блоке управлени объектом | |
| SU1387000A1 (ru) | Устройство дл формировани признака команды | |
| RU2042192C1 (ru) | Устройство для формирования сигналов прерывания при отладке программ | |
| SU1277114A1 (ru) | Устройство дл контрол микропрограммного автомата | |
| JPH01154258A (ja) | ウォッチドッグタイマによる誤動作検出装置 | |
| JPS5935250A (ja) | プログラム制御装置 | |
| JPS6363931B2 (ja) | ||
| JPH0973404A (ja) | ウオッチドッグタイマ回路 |