JPS6019827B2 - 積分回路 - Google Patents
積分回路Info
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- JPS6019827B2 JPS6019827B2 JP58037230A JP3723083A JPS6019827B2 JP S6019827 B2 JPS6019827 B2 JP S6019827B2 JP 58037230 A JP58037230 A JP 58037230A JP 3723083 A JP3723083 A JP 3723083A JP S6019827 B2 JPS6019827 B2 JP S6019827B2
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- JP
- Japan
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- signal
- circuit
- pair
- transistors
- input
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
- G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/22—Arrangements for performing computing operations, e.g. operational amplifiers for evaluating trigonometric functions; for conversion of co-ordinates; for computations involving vector quantities
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Measurement Of Current Or Voltage (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Circuits Of Receivers In General (AREA)
Description
【発明の詳細な説明】
本発明は、積分回絡に関する。
積分回路は、種々の用途に利用される基本的な回路であ
る。
る。
この積分回路を他の演算回路と共に使用し、演算回路の
出力を積分することがいましば行なわれる。例えば源出
願（特願昭５１一１２７７３５号）に開示された図形表
示装置用のベクトル発生器においては、積分回路と共に
減算回路及び除算回路が使用され、入力信号と積分回路
の出力信号の差を他の信号により除算した信号を積分回
路へ入力し頃斜波出力を得るようにしている。このよう
な用途において、従来存在する個々の演算回路を組合わ
せたのでは、回路構成が複雑となり且つ装置も大型化す
るという問題がある。本発明は、上述の如き点に鑑みて
なされたもので、簡単な回路構成により入出力信号の差
を他の信号により除算した値に比例する信号を積分する
積分回路を提供するものである。
出力を積分することがいましば行なわれる。例えば源出
願（特願昭５１一１２７７３５号）に開示された図形表
示装置用のベクトル発生器においては、積分回路と共に
減算回路及び除算回路が使用され、入力信号と積分回路
の出力信号の差を他の信号により除算した信号を積分回
路へ入力し頃斜波出力を得るようにしている。このよう
な用途において、従来存在する個々の演算回路を組合わ
せたのでは、回路構成が複雑となり且つ装置も大型化す
るという問題がある。本発明は、上述の如き点に鑑みて
なされたもので、簡単な回路構成により入出力信号の差
を他の信号により除算した値に比例する信号を積分する
積分回路を提供するものである。
以下、図面を参照しながら本発明を具体的に説明する。
本発明による積分回路の一実施例の回路図を第１図に示
す。
本発明による積分回路の一実施例の回路図を第１図に示
す。
１対のＮＰＮトランジスタ４０及び４１が叢動的に接続
されており、これらのトランジスタ４０及び４１のベー
ス回路は差動的に接続された第２の対のＮＰＮトランジ
スタ４３及び４４を有する。
されており、これらのトランジスタ４０及び４１のベー
ス回路は差動的に接続された第２の対のＮＰＮトランジ
スタ４３及び４４を有する。
トランジスタ４３及び４４はダイオードとして接続され
る。トランジスタ４０のベース及びトランジスタ４３の
コレクタは接地される。トランジスタ４１のベース及び
トランジスタ４４のコレク外ま定電流源４６に接続され
る。トランジスタ４３及び４４のェミツタは直結され、
且つ定電流源４８に接続される。トランジスタ４０及び
４１のェミッタも直結され可変電流源４７に接続される
。この回路構成はギルバートのゲイン・セルとして周知
であり、米国特許第３６８９７５２号に詳細に記載され
ている。演算増幅器５０の反転及び非反転入力端子はそ
れぞれトランジスタ４０及び４１のコレク外こ接続され
る。演算増幅器５０の出力端子は出力端子３に接続され
ると共に、容量素子すなわち帰還キヤパシ夕５２を介し
てトランジスタ４１のベースに接続される。抵抗素子す
なわち帰還抵抗器５４が演算増幅器５０の出力端子から
トランジスタ４０のコレク外こ接続される。入力端子１
は抵抗器５６を介してトランジスタ４１のコレク外こ接
続される。トランジスタ４０及び４１のコレクタ電流は
それぞれ正電圧源より１対の大きな抵抗器６０及び６１
を介して加えられる。１対のダイオード６４及び６５は
クランプ作用をし、後述する高速モード期間中トランジ
スタ４１のベースを仮想接地に維持する。
る。トランジスタ４０のベース及びトランジスタ４３の
コレクタは接地される。トランジスタ４１のベース及び
トランジスタ４４のコレク外ま定電流源４６に接続され
る。トランジスタ４３及び４４のェミツタは直結され、
且つ定電流源４８に接続される。トランジスタ４０及び
４１のェミッタも直結され可変電流源４７に接続される
。この回路構成はギルバートのゲイン・セルとして周知
であり、米国特許第３６８９７５２号に詳細に記載され
ている。演算増幅器５０の反転及び非反転入力端子はそ
れぞれトランジスタ４０及び４１のコレク外こ接続され
る。演算増幅器５０の出力端子は出力端子３に接続され
ると共に、容量素子すなわち帰還キヤパシ夕５２を介し
てトランジスタ４１のベースに接続される。抵抗素子す
なわち帰還抵抗器５４が演算増幅器５０の出力端子から
トランジスタ４０のコレク外こ接続される。入力端子１
は抵抗器５６を介してトランジスタ４１のコレク外こ接
続される。トランジスタ４０及び４１のコレクタ電流は
それぞれ正電圧源より１対の大きな抵抗器６０及び６１
を介して加えられる。１対のダイオード６４及び６５は
クランプ作用をし、後述する高速モード期間中トランジ
スタ４１のベースを仮想接地に維持する。
この積分回路に流れる電流は第１図に示され、図におい
て、ＩＥはトランジスタ４３及び４４のェミッタ電流の
和であり、ｉＤはトランジスタ４０及び４１のェミッタ
電流の和であり、ｉｃはキャパシタ５２の充電電流であ
る。更に、電流ｉＤは他の回路で発生した信号電流であ
る。抵抗器５４及び５６の値Ｒｆ及びＲ，を共にＲとし
、且つ演算増幅器５０の作用によりトランジスタ４０及
び４１のコレクタ電圧Ｖｆ及びＶ，が等しいと仮定する
と、Ｒ及びＣの適当な値により次式が得られる。ｖｓ−
Ｖ１ ｉ。
て、ＩＥはトランジスタ４３及び４４のェミッタ電流の
和であり、ｉＤはトランジスタ４０及び４１のェミッタ
電流の和であり、ｉｃはキャパシタ５２の充電電流であ
る。更に、電流ｉＤは他の回路で発生した信号電流であ
る。抵抗器５４及び５６の値Ｒｆ及びＲ，を共にＲとし
、且つ演算増幅器５０の作用によりトランジスタ４０及
び４１のコレクタ電圧Ｖｆ及びＶ，が等しいと仮定する
と、Ｒ及びＣの適当な値により次式が得られる。ｖｓ−
Ｖ１ ｉ。
ｉｃ …｛１１Ｒ一−Ｖ
雫Ｖｆ 学 …■ 式ｍ及び■より ２ＤｉＣ ＶＳ貢Ｖ１Ｖｒ言Ｖ１ＶＳ言Ｖｒ ‐‐‐
｛３１１８ｉｃについて解き、且つＶｒを積分で求める
と、．Ｃ＝ＯＳ夏羊青）ＩＥ：Ｃ害帯 …（４｝
Ｖｒ＝きノｉＣｄｔ（但しＶＳ主Ｖｒ） ‐‐‐（５｝
式｛４）及び｛５｝から分かるとおり、本発明によれば
、入出力信号の差（Ｖｓ−Ｖｒ）を信号電流ｉＤで除算
した値（Ｖｓ−Ｖて）／ｉｏに比例した信号ｉｃを積分
する積分回路が実現できる。
雫Ｖｆ 学 …■ 式ｍ及び■より ２ＤｉＣ ＶＳ貢Ｖ１Ｖｒ言Ｖ１ＶＳ言Ｖｒ ‐‐‐
｛３１１８ｉｃについて解き、且つＶｒを積分で求める
と、．Ｃ＝ＯＳ夏羊青）ＩＥ：Ｃ害帯 …（４｝
Ｖｒ＝きノｉＣｄｔ（但しＶＳ主Ｖｒ） ‐‐‐（５｝
式｛４）及び｛５｝から分かるとおり、本発明によれば
、入出力信号の差（Ｖｓ−Ｖｒ）を信号電流ｉＤで除算
した値（Ｖｓ−Ｖて）／ｉｏに比例した信号ｉｃを積分
する積分回路が実現できる。
第２図及び第３図は、本発明の積分回路を応用した定速
ベクトル発生器のブロック図及び関連する波形図である
。
ベクトル発生器のブロック図及び関連する波形図である
。
ベクトル発生器は、１対の入力端子１及び２と、１対の
出力端子３及び４と、１対の差−絶対値−電流変換回路
３１及び３２と、本発明による１対の積分回路１３及び
１４（第２図においては、減算・除算機能とを、減算・
除算回路１１及び１２と積分回路１５及び１６とに区別
して示している。）と、２乗の和の平方根を求める回路
（ＳＳＳ回路）１８とより成り、各回路は１対の閉ルー
プとして接続されている。平面座標系の×及びＹ軸にそ
れぞれ対応するステップ電圧信号Ｖｓｘ及びＶｓｙは同
時に入力端子１及び２に加わる。信号Ｖｓｘ及びＶｓｙ
はコンピュータ等より１対のデジタルーアナログ変換器
を介して加えられ、これらの信号Ｖｓｘ及びＶｓｙは座
標系の情報の点を表わす。第３図の時刻ｔｏは１対のス
テップ信号Ｖｓｘ及びＶｓｙの始まりに対応し、信号Ｖ
ｓｘ及びＶｓｙは説明のためにそれぞれｘ．−ｘｏ＝＋
５（ボルト）及びｙ，−恥＝−５（ボルト）とする。
出力端子３及び４と、１対の差−絶対値−電流変換回路
３１及び３２と、本発明による１対の積分回路１３及び
１４（第２図においては、減算・除算機能とを、減算・
除算回路１１及び１２と積分回路１５及び１６とに区別
して示している。）と、２乗の和の平方根を求める回路
（ＳＳＳ回路）１８とより成り、各回路は１対の閉ルー
プとして接続されている。平面座標系の×及びＹ軸にそ
れぞれ対応するステップ電圧信号Ｖｓｘ及びＶｓｙは同
時に入力端子１及び２に加わる。信号Ｖｓｘ及びＶｓｙ
はコンピュータ等より１対のデジタルーアナログ変換器
を介して加えられ、これらの信号Ｖｓｘ及びＶｓｙは座
標系の情報の点を表わす。第３図の時刻ｔｏは１対のス
テップ信号Ｖｓｘ及びＶｓｙの始まりに対応し、信号Ｖ
ｓｘ及びＶｓｙは説明のためにそれぞれｘ．−ｘｏ＝＋
５（ボルト）及びｙ，−恥＝−５（ボルト）とする。
値×。及びｙｏは情報の点位置に対応する任意の値でよ
い。新たな電圧値ｘ，及ぼｙ，はそれぞれ差−絶対値−
電流変換回路３１及び３２において出力端子値ｘ（ｔ）
及びｙ（ｔ）との差の絶対値をとられて１対の差信号ａ
及びｂを発生するなお「ｘｏ＜×（ｔ）＜×，及びｙｏ
＞ｙ（ｔ）＞ｙ，であり、差信号ａ及びｂはそれぞれ時
刻けこおいて十５及び−５ボルトに変化し、傾斜波電圧
出力Ｖｒｘ及びＶｒｙが発生するので直線的に戻り、時
亥比，において再び零ボルトとなる。差信号ａ及びｂは
ＳＳＳ回路１８に加えられて、信号ｃを発生する。この
信号ｃは時亥比ｏにおいては十７．０７ボルト（皮十夕
＝５０の平方根であり、直線的に戻り、時刻Ｌ‘こおい
て再び零ボルトとなる。減算・除算回路１１及び１２に
はそれぞれ電圧値ｘ，及びｙ，とｘ（ｔ）及びｙ（ｔ）
と信号ｃが加えられ、入出力信号の差信号を信号ｃで除
算した値に比例する出力電流を発生する。これらの値は
ほぼ一定であるので、積分回路１５及び１６に加わる電
流ｉ舷及びｉｃｙはほぼ一定となり、その結果、直線的
な充電出力電圧Ｖは及びＶｒｙが発生する。時間差上，
一ｔｏは回路内の電流ｉｘ（又はｉｙ）及び容量値ｃ及
び電圧差（ｘ，一ｘｏ）又は（ｙ，一ｙ。）により決ま
る。数学的には次式が成立つ。Ｘくｔ）＝き／もゾａ２
章ｂ２十ｄｔ ‐‐‐‘６’ａｙ（ｔ）＝き′らゾａ２
十ｂ２ 十ｄｔ …‘７１なお、ａ＝ｘ，一×（ｔ）
及びｂ＝ｙ，一ｙ（ｔ）であり、ｘ（ｔ）＝Ｖｒｘ，ｘ
，＝Ｖｓｘ，ｙ（ｔ）＝ＶＷ及びｙ，＝Ｖｓｙ？ ｋ‘
ま比例定数である。
い。新たな電圧値ｘ，及ぼｙ，はそれぞれ差−絶対値−
電流変換回路３１及び３２において出力端子値ｘ（ｔ）
及びｙ（ｔ）との差の絶対値をとられて１対の差信号ａ
及びｂを発生するなお「ｘｏ＜×（ｔ）＜×，及びｙｏ
＞ｙ（ｔ）＞ｙ，であり、差信号ａ及びｂはそれぞれ時
刻けこおいて十５及び−５ボルトに変化し、傾斜波電圧
出力Ｖｒｘ及びＶｒｙが発生するので直線的に戻り、時
亥比，において再び零ボルトとなる。差信号ａ及びｂは
ＳＳＳ回路１８に加えられて、信号ｃを発生する。この
信号ｃは時亥比ｏにおいては十７．０７ボルト（皮十夕
＝５０の平方根であり、直線的に戻り、時刻Ｌ‘こおい
て再び零ボルトとなる。減算・除算回路１１及び１２に
はそれぞれ電圧値ｘ，及びｙ，とｘ（ｔ）及びｙ（ｔ）
と信号ｃが加えられ、入出力信号の差信号を信号ｃで除
算した値に比例する出力電流を発生する。これらの値は
ほぼ一定であるので、積分回路１５及び１６に加わる電
流ｉ舷及びｉｃｙはほぼ一定となり、その結果、直線的
な充電出力電圧Ｖは及びＶｒｙが発生する。時間差上，
一ｔｏは回路内の電流ｉｘ（又はｉｙ）及び容量値ｃ及
び電圧差（ｘ，一ｘｏ）又は（ｙ，一ｙ。）により決ま
る。数学的には次式が成立つ。Ｘくｔ）＝き／もゾａ２
章ｂ２十ｄｔ ‐‐‐‘６’ａｙ（ｔ）＝き′らゾａ２
十ｂ２ 十ｄｔ …‘７１なお、ａ＝ｘ，一×（ｔ）
及びｂ＝ｙ，一ｙ（ｔ）であり、ｘ（ｔ）＝Ｖｒｘ，ｘ
，＝Ｖｓｘ，ｙ（ｔ）＝ＶＷ及びｙ，＝Ｖｓｙ？ ｋ‘
ま比例定数である。
比較器２０‘こは電流信号ｃが加えられ、この電流信号
ｃを基準電流ＩＲＥＦと比較する。比較器２０の出力信
号は端子２１に発生し、他の回路にベクトルが描かれて
いることを通知する。２個の情報の点を結ぶベクトルが
完成した後、ベクトル発生器には新たなステップ電圧Ｖ
ｓｘ及びＶｓｙが加えられてもよい。
ｃを基準電流ＩＲＥＦと比較する。比較器２０の出力信
号は端子２１に発生し、他の回路にベクトルが描かれて
いることを通知する。２個の情報の点を結ぶベクトルが
完成した後、ベクトル発生器には新たなステップ電圧Ｖ
ｓｘ及びＶｓｙが加えられてもよい。
例えば、１本の直線を書込んだ後に新たな直線を書き始
めたい場合の如く、書込み手段をすばやく１つの点から
他の点に移動するためには、高速モード回路２４がスイ
ッチ接点２４ａ，２４ｂを開く。この動作はＳＳＳ回路
１８からの電流を抑止し、積分回路１５及び１６のキャ
パシタを積分回路の出力能力で決まる速度で充電する。
よって、積分回路１５及び１６の出力は入力ステップ電
圧の値に迅速に変化する。このことは、数学的には式〔
６｝及び‘７｝の分母を零に近づけることで理解されよ
う。本質的にかかる式はディラック・デルタ関数である
。高速モード回路２４は適当なトランジスタ。スイッチ
又はリレー。スイッチでもよく、その動作はベクトル発
生器が動作するときの速度で決まる。高速モード回路２
４への命令信号は端子２５を介して加えられる。第１図
に示した積分回路中のギルバートのゲイン・セルを飽和
させないために、第１図の回路を流れる電流にある条件
を付さなければならない。次の表１はかかる条件及び可
能な設定値を示す。表１表１に与えられた値を用いると
、抵抗器５４及び５６の値は式｛３’より３雛○となる
。
めたい場合の如く、書込み手段をすばやく１つの点から
他の点に移動するためには、高速モード回路２４がスイ
ッチ接点２４ａ，２４ｂを開く。この動作はＳＳＳ回路
１８からの電流を抑止し、積分回路１５及び１６のキャ
パシタを積分回路の出力能力で決まる速度で充電する。
よって、積分回路１５及び１６の出力は入力ステップ電
圧の値に迅速に変化する。このことは、数学的には式〔
６｝及び‘７｝の分母を零に近づけることで理解されよ
う。本質的にかかる式はディラック・デルタ関数である
。高速モード回路２４は適当なトランジスタ。スイッチ
又はリレー。スイッチでもよく、その動作はベクトル発
生器が動作するときの速度で決まる。高速モード回路２
４への命令信号は端子２５を介して加えられる。第１図
に示した積分回路中のギルバートのゲイン・セルを飽和
させないために、第１図の回路を流れる電流にある条件
を付さなければならない。次の表１はかかる条件及び可
能な設定値を示す。表１表１に与えられた値を用いると
、抵抗器５４及び５６の値は式｛３’より３雛○となる
。
キャパシタ５２の値は式｛４｝より求まり、表示装置の
最高書込み速度が分かる。例えば、陰極線管表示装置に
おいて、１秒間に１３０００センチメートルの最高書込
み速度を実施するための偏向電圧の充電比率は１秒間に
６５００ボルトである。ｉｃをｄＶ／ｄｔで除算するこ
とによりキャバシタンスの値が０．０４６マイクロフア
ラドとなる。第１図に示す回路の他の特徴は、ポールが
１個のアクティブ・フィル夕として応用できることであ
る。
最高書込み速度が分かる。例えば、陰極線管表示装置に
おいて、１秒間に１３０００センチメートルの最高書込
み速度を実施するための偏向電圧の充電比率は１秒間に
６５００ボルトである。ｉｃをｄＶ／ｄｔで除算するこ
とによりキャバシタンスの値が０．０４６マイクロフア
ラドとなる。第１図に示す回路の他の特徴は、ポールが
１個のアクティブ・フィル夕として応用できることであ
る。
これは、トランジスタ４０及び４１のェミッタ電流を可
変電流源４７よりも、むしろ定電流源に流し、ｊｏを一
定に保つことにより成し遂げられる。本発明によれば、
個別に減算回路、除算回路、積分回路を使用するのでは
なく、ギルバート・ゲイン・セル、演算増幅器、帰還手
段を上述の如く組合わせ帰還回路を構成して単一の回路
で減算、除算、積分動作を行なうようにしたため回路構
成が非常に簡単になる。
変電流源４７よりも、むしろ定電流源に流し、ｊｏを一
定に保つことにより成し遂げられる。本発明によれば、
個別に減算回路、除算回路、積分回路を使用するのでは
なく、ギルバート・ゲイン・セル、演算増幅器、帰還手
段を上述の如く組合わせ帰還回路を構成して単一の回路
で減算、除算、積分動作を行なうようにしたため回路構
成が非常に簡単になる。
しかも、集積回路化に適しているので安価となる。また
、本発明の積分回路は、定速ベクトルを発生するベクト
ル発生器に使用してベクトルの傾きに応じた一定傾斜を
有するＸ及びＹ軸傾斜波を出力するのに好適である。可
変電流源を定電流源にすれば、アクティブ・フィル夕と
しても利用できる。なお、上述は本発明の好適な実施例
を示し且つ記載したものであるが、当業者には本発明の
要旨を逸脱することなく多くの変更及び変形をなし得る
ことが明らかであろう。
、本発明の積分回路は、定速ベクトルを発生するベクト
ル発生器に使用してベクトルの傾きに応じた一定傾斜を
有するＸ及びＹ軸傾斜波を出力するのに好適である。可
変電流源を定電流源にすれば、アクティブ・フィル夕と
しても利用できる。なお、上述は本発明の好適な実施例
を示し且つ記載したものであるが、当業者には本発明の
要旨を逸脱することなく多くの変更及び変形をなし得る
ことが明らかであろう。
第１図は本発明の積分回路の一実施例を示す回路図、第
２図は本発明の積分回路を応用したベクトル発生器のブ
ロック図、第３図は第２図の動作を説明するための波形
図である。 図中、４０及び４１は１対のトランジスタ、４３，４４
は１対の半導体接合、５０は演算増幅器、５２は容量素
子、６４は抵抗素子、５６は入力抵抗素子、１は入力端
子、３は出力端子である。Ｆｉｇ‐ｌ Ｆｉｇ‐２ Ｆｉｇ‐３
２図は本発明の積分回路を応用したベクトル発生器のブ
ロック図、第３図は第２図の動作を説明するための波形
図である。 図中、４０及び４１は１対のトランジスタ、４３，４４
は１対の半導体接合、５０は演算増幅器、５２は容量素
子、６４は抵抗素子、５６は入力抵抗素子、１は入力端
子、３は出力端子である。Ｆｉｇ‐ｌ Ｆｉｇ‐２ Ｆｉｇ‐３
Claims (1)
- １ 入力信号と出力信号との差を第３の信号で除算した
値に比例する信号を積する回路であつて、差動電流入力
を受ける１対の半導体接合がそれぞれベースに接続され
各々のエミツタが直結された１対のトランジスタを含む
差動増幅器と、１対の入力端子がそれぞれ上記１対のト
ランジスタのコレクタに接続された演算増幅器と、この
演算増幅器の出力端子から一方の上記トランジスタのベ
ース及び他方の上記トランジスタのコレクタにそれぞれ
接続された容量素子及び抵抗素子を含む帰還手段と、上
記１対のトランジスタのエミツタに接続され上記第３の
信号を発生する電流源と上記抵抗素子とほぼ等しい抵抗
値を有し一端が上記一方のトランジスタのコレクタに接
続された入力抵抗素子とを具え、この入力抵抗素子の他
端に上記入力信号を印加し上記演算増幅器の出力端子か
ら上記出力信号を得るようにした積分回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US625609 | 1975-10-24 | ||
| US05/625,609 US4032768A (en) | 1975-10-24 | 1975-10-24 | Constant velocity vector generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5922171A JPS5922171A (ja) | 1984-02-04 |
| JPS6019827B2 true JPS6019827B2 (ja) | 1985-05-18 |
Family
ID=24506852
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51127735A Expired JPS6040035B2 (ja) | 1975-10-24 | 1976-10-22 | ベルトル発生器 |
| JP58037231A Expired JPS6020782B2 (ja) | 1975-10-24 | 1983-03-07 | 絶対値回路 |
| JP58037230A Expired JPS6019827B2 (ja) | 1975-10-24 | 1983-03-07 | 積分回路 |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51127735A Expired JPS6040035B2 (ja) | 1975-10-24 | 1976-10-22 | ベルトル発生器 |
| JP58037231A Expired JPS6020782B2 (ja) | 1975-10-24 | 1983-03-07 | 絶対値回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US4032768A (ja) |
| JP (3) | JPS6040035B2 (ja) |
| CA (1) | CA1058338A (ja) |
| DE (1) | DE2643278C3 (ja) |
| FR (1) | FR2329024A1 (ja) |
| GB (1) | GB1550172A (ja) |
| NL (1) | NL169527C (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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