JPS6297362A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPS6297362A JPS6297362A JP23824685A JP23824685A JPS6297362A JP S6297362 A JPS6297362 A JP S6297362A JP 23824685 A JP23824685 A JP 23824685A JP 23824685 A JP23824685 A JP 23824685A JP S6297362 A JPS6297362 A JP S6297362A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- differential amplifier
- reference voltage
- resistor
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は基準電圧発生回路に関し、特にＰ型基板を使用
するＣＭＯ３ＬＳＩにおける基準電圧発生回路に関する
。
するＣＭＯ３ＬＳＩにおける基準電圧発生回路に関する
。
従来のこの種の基準電圧発生回路としては、ＭＯＳ）ラ
ンジスクのしきい値電圧差Δ■７を利用する６１丁法、
パイボーラトランジヲタのヘース・エンミタ電圧Ｖ０を
利用するバンドギヤ、プ法、ＭＯ３Ｉ−ランジスタのウ
ィークインバージョン領域の特性を利用するウィークイ
ンバージョン法等に基づくもの等がある。
ンジスクのしきい値電圧差Δ■７を利用する６１丁法、
パイボーラトランジヲタのヘース・エンミタ電圧Ｖ０を
利用するバンドギヤ、プ法、ＭＯ３Ｉ−ランジスタのウ
ィークインバージョン領域の特性を利用するウィークイ
ンバージョン法等に基づくもの等がある。
第２図はバンドギャップ法を利用した従来の基準電圧発
生回路の一例を示す回路図である。この基準電圧発生回
路は、定電流源１１と、ＮＰＮバイポーラトランジスタ
１２および１３と、ＮＰＮバイポーラトランジスタ１３
のｎ倍のエミッタ面積を有す 。
生回路の一例を示す回路図である。この基準電圧発生回
路は、定電流源１１と、ＮＰＮバイポーラトランジスタ
１２および１３と、ＮＰＮバイポーラトランジスタ１３
のｎ倍のエミッタ面積を有す 。
るＮＰＮバイポーラトランジスタ１４と、抵抗１５〜１
７とから構成されている。
７とから構成されている。
このような従来の基準電圧発生回路においては、トラン
ジスタ１２のベース・エミッタ電圧をＶ １ｔ％トラン
ジスタ１３および１４のコレクタ電流をそれぞれ＋＋ｓ
および■１い抵抗１５および１６の抵抗値をそれぞれＲ
ＩＳおよびＲＩ＆とすると、出力端子１８の出力電圧ｖ
６は下式のようになる。
ジスタ１２のベース・エミッタ電圧をＶ １ｔ％トラン
ジスタ１３および１４のコレクタ電流をそれぞれ＋＋ｓ
および■１い抵抗１５および１６の抵抗値をそれぞれＲ
ＩＳおよびＲＩ＆とすると、出力端子１８の出力電圧ｖ
６は下式のようになる。
Ｒ１６Ｑ ＩＩコ ｎ
・・・（１ま
ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは単位
電荷である。
電荷である。
＋１１式よりθｖｅ／θＴ−０を満足するようにＲ１１
ＲＩｌｋ＋ Ｉ ＩＩ、 Ｉ ＋ａおよびｎを選ぶ
ことにより、安定な基準電圧が得られる。
ＲＩｌｋ＋ Ｉ ＩＩ、 Ｉ ＋ａおよびｎを選ぶ
ことにより、安定な基準電圧が得られる。
上述した従来の基準電圧発生回路は、Δ■７法を利用し
たものはしきい値電圧差Δ■アを使用するためにしきい
値の違ったＭＯＳトランジスタが必要となるので、ＬＳ
Ｉの製造工程が増加するという欠点がある。
たものはしきい値電圧差Δ■アを使用するためにしきい
値の違ったＭＯＳトランジスタが必要となるので、ＬＳ
Ｉの製造工程が増加するという欠点がある。
また、ウィークインバージラン法を利用した従来の基準
電圧発生回路は、ＭＯ３Ｉ−ランジスタのウィークイン
バージラン領域の特性を使用するので、製造上のバラツ
キ等により基準電圧の安定性が悪いという欠点がある。
電圧発生回路は、ＭＯ３Ｉ−ランジスタのウィークイン
バージラン領域の特性を使用するので、製造上のバラツ
キ等により基準電圧の安定性が悪いという欠点がある。
一方、第２図に示したバンドギャップ法を利用する従来
の基準電圧発生回路は、バイポーラトランジスタが必要
であるが、０ＭＯ３ＬＳＩで得られるバイポーラトラン
ジスタはコレクタ電位が決まってしまうので、簡単な回
路では基準電圧を発生させることができないという欠点
がある。
の基準電圧発生回路は、バイポーラトランジスタが必要
であるが、０ＭＯ３ＬＳＩで得られるバイポーラトラン
ジスタはコレクタ電位が決まってしまうので、簡単な回
路では基準電圧を発生させることができないという欠点
がある。
本発明の目的は、上述の点に鑑み、簡単な回路構成で安
定した基準電圧を得ることができる基準電圧発生回路を
提供することにある。
定した基準電圧を得ることができる基準電圧発生回路を
提供することにある。
本発明の基準電圧発生回路は、出力端子が基準電圧発生
回路の基準電圧出力端子に接続された差動増幅器と、こ
の差動増幅器の出力端子と正相入力端子との間に接続さ
れた第１の抵抗と、エミッタ端子が前記差動増幅器の正
相入力端子に接続されコレクタ端子が接地に接続された
第１のＰＮＰトランジスタと、前記差動増幅器の出力端
子と逆相入力端子との間に接続された第２の抵抗と、前
記差動増幅器の逆相入力端子に一端が接続された第３の
抵抗と、エミッタ端子が前記第３の抵抗の他端に接続さ
れコレクタ端子が接地に接続され前記第１のＰＮＰ ）
ランジスクより大きなエミッタ面積を有する第２のＰＮ
Ｐ ｌ−ランジスタと、前記差動増幅器の出力端子と前
記第１および第２のＰＮＰＩ−ランジスタのベース端子
との間に接続された第４の抵抗と、エミッタ端子が前記
第１および第２のＰＮＰトランジスタのベース端子に接
続されコレクタ端子およびベース端子が接地に接続され
た第３のＰＮＰトランジスタとを有する。
回路の基準電圧出力端子に接続された差動増幅器と、こ
の差動増幅器の出力端子と正相入力端子との間に接続さ
れた第１の抵抗と、エミッタ端子が前記差動増幅器の正
相入力端子に接続されコレクタ端子が接地に接続された
第１のＰＮＰトランジスタと、前記差動増幅器の出力端
子と逆相入力端子との間に接続された第２の抵抗と、前
記差動増幅器の逆相入力端子に一端が接続された第３の
抵抗と、エミッタ端子が前記第３の抵抗の他端に接続さ
れコレクタ端子が接地に接続され前記第１のＰＮＰ ）
ランジスクより大きなエミッタ面積を有する第２のＰＮ
Ｐ ｌ−ランジスタと、前記差動増幅器の出力端子と前
記第１および第２のＰＮＰＩ−ランジスタのベース端子
との間に接続された第４の抵抗と、エミッタ端子が前記
第１および第２のＰＮＰトランジスタのベース端子に接
続されコレクタ端子およびベース端子が接地に接続され
た第３のＰＮＰトランジスタとを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
本実施例の基準電圧発生回路は、差動増幅器ｌと、ＰＮ
Ｐバイポーラトランジスタ２および３と、ＰＮＰバイポ
ーラトランジスタ２のｎ倍のエミッタ面積を有するＰＮ
Ｐバイポーラトランジスタ４と、抵抗５〜８とから構成
されている。
Ｐバイポーラトランジスタ２および３と、ＰＮＰバイポ
ーラトランジスタ２のｎ倍のエミッタ面積を有するＰＮ
Ｐバイポーラトランジスタ４と、抵抗５〜８とから構成
されている。
差動増幅器１は、出力端子が基準電圧発生回路の基準電
圧出力端子９に接続されており、この差動増幅器１の出
力端子と正相入力端子との間には抵抗５が接続されてい
る。差動増幅器１の正相入力端子には、ＰＮＰバイポー
ラトランジスタ２のエミッタ端子が接続され、ＰＮＰバ
イポーラトランジスタ２のコレクタ端子は接地に接続さ
れている。差動増幅器１の出力端子と逆相入力端子との
間には抵抗７が接続され、差動増幅器ｌの逆相入力端子
には抵抗８の一端が接続されている。抵抗８の他端には
、ＰＮＰバイポーラトランジスタ４のエミッタ端子が接
続され、ＰＮＰバイポーラトランジスタ４のコレクタ端
子は接地に接続されている。差動増幅器１の出力端子と
ＰＮＰバイポーラトランジスタ２および４のベース端子
との間には抵抗６が接続され、ＰＮＰバイポーラトラン
ジスタ２および４のベース端子にはＰＮＰバイポーラト
ランジスタ３のエミッタ端子が接続されている。ＰＮＰ
バイポーラトランジスタ３のベース端子およびコレクタ
端子は接地に接続されている。
圧出力端子９に接続されており、この差動増幅器１の出
力端子と正相入力端子との間には抵抗５が接続されてい
る。差動増幅器１の正相入力端子には、ＰＮＰバイポー
ラトランジスタ２のエミッタ端子が接続され、ＰＮＰバ
イポーラトランジスタ２のコレクタ端子は接地に接続さ
れている。差動増幅器１の出力端子と逆相入力端子との
間には抵抗７が接続され、差動増幅器ｌの逆相入力端子
には抵抗８の一端が接続されている。抵抗８の他端には
、ＰＮＰバイポーラトランジスタ４のエミッタ端子が接
続され、ＰＮＰバイポーラトランジスタ４のコレクタ端
子は接地に接続されている。差動増幅器１の出力端子と
ＰＮＰバイポーラトランジスタ２および４のベース端子
との間には抵抗６が接続され、ＰＮＰバイポーラトラン
ジスタ２および４のベース端子にはＰＮＰバイポーラト
ランジスタ３のエミッタ端子が接続されている。ＰＮＰ
バイポーラトランジスタ３のベース端子およびコレクタ
端子は接地に接続されている。
次に、このように構成された本実施例の基準電圧発生回
路の動作について説明する。
路の動作について説明する。
抵抗５〜８の値をそれぞれＲｓ、 Ｒｈ、 Ｒｑ、Ｒｅ
、ＰＮＰバイポーラトランジスタ２，３．４のペース・
エミッタ電圧をそれぞれＶ ＊ｔｚ＋ Ｖ ＩＥ！、
Ｖ□１、差動増幅器１のゲインを無限大とすると、差動
増幅器１の出力電圧ｖ０は下式のようになる。
、ＰＮＰバイポーラトランジスタ２，３．４のペース・
エミッタ電圧をそれぞれＶ ＊ｔｚ＋ Ｖ ＩＥ！、
Ｖ□１、差動増幅器１のゲインを無限大とすると、差動
増幅器１の出力電圧ｖ０は下式のようになる。
Ｖｏ ＝Ｖｇｚｚ ＋Ｖｓｔｚ ＋
（Ｖｇｚｚ Ｖｇｚｚ）Ｒ。
（Ｖｇｚｚ Ｖｇｚｚ）Ｒ。
Ｒ露 ＲＳ
（’、’ Ｉ ＝ Ｉ ｓ ｅｘｐ（Ｖａｔ／ Ｖｒ
））・ ・ ・（２） （２）式において、ＶＢ！□、■、３は負の温度係数を
持ち、Ｖｔ （＝ ｋ Ｔ／ ｑ ）は正の温度係数を
持っているので、Ｒｓ、 Ｒ？＋ ＲｓおよびｎをθＶ
Ｏ／θＴ＝Ｏを満たすように選ぶことにより出力電圧ｖ
０の温度係数を零にすることができる。
））・ ・ ・（２） （２）式において、ＶＢ！□、■、３は負の温度係数を
持ち、Ｖｔ （＝ ｋ Ｔ／ ｑ ）は正の温度係数を
持っているので、Ｒｓ、 Ｒ？＋ ＲｓおよびｎをθＶ
Ｏ／θＴ＝Ｏを満たすように選ぶことにより出力電圧ｖ
０の温度係数を零にすることができる。
また、（２）式中に電源電圧に依存する項がないことよ
り、出力電圧■。は電ａ！Ｘｚ圧の変動に対して安定で
ある。
り、出力電圧■。は電ａ！Ｘｚ圧の変動に対して安定で
ある。
以上説明したように本発明は、Ｐ型基板を使用するＣＭ
Ｏ５ＬＳＩにおいて得られるＰＮＰバイポーラトランジ
スタを用い、４つの抵抗の抵抗値およびＰＮＰバイポー
ラトランジスタのエミッタ面積比を選ぶことにより、温
度変動ならびに電源変動に安定な接地基準の電圧を発生
できる効果がある。
Ｏ５ＬＳＩにおいて得られるＰＮＰバイポーラトランジ
スタを用い、４つの抵抗の抵抗値およびＰＮＰバイポー
ラトランジスタのエミッタ面積比を選ぶことにより、温
度変動ならびに電源変動に安定な接地基準の電圧を発生
できる効果がある。
第１図は本発明の一実施例を示す基ｔｊＸ電圧発生回路
の回路図、 第２図は従来の基準電圧発生回路の一例を示す回路図で
ある。 図において、 ｌ・・・・・差動増幅器、 ２〜４・・・ＰＮＰバイポーラトランジスタ、５〜８・
・・抵抗、 ９・・・・・基準電圧出力端子である。
の回路図、 第２図は従来の基準電圧発生回路の一例を示す回路図で
ある。 図において、 ｌ・・・・・差動増幅器、 ２〜４・・・ＰＮＰバイポーラトランジスタ、５〜８・
・・抵抗、 ９・・・・・基準電圧出力端子である。
Claims (1)
- 【特許請求の範囲】 出力端子が基準電圧発生回路の基準電圧出力端子に接続
された差動増幅器と、 この差動増幅器の出力端子と正相入力端子との間に接続
された第１の抵抗と、 エミツタ端子が前記差動増幅器の正相入力端子に接続さ
れコレクタ端子が接地に接続された第１のＰＮＰトラン
ジスタと、 前記差動増幅器の出力端子と逆相入力端子との間に接続
された第２の抵抗と、 前記差動増幅器の逆相入力端子に一端が接続された第３
の抵抗と、 エミツタ端子が前記第３の抵抗の他端に接続されコレク
タ端子が接地に接続され前記第１のＰＮＰトランジスタ
より大きなエミツタ面積を有する第２のＰＮＰトランジ
スタと、 前記差動増幅器の出力端子と前記第１および第２のＰＮ
Ｐトランジスタのベース端子との間に接続された第４の
抵抗と、 エミッタ端子が前記第１および第２のＰＮＰトランジス
タのベース端子に接続されコレクタ端子およびベース端
子が接地に接続された第３のＰＮＰトランジスタと、 を有することを特徴とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23824685A JPH0658942B2 (ja) | 1985-10-23 | 1985-10-23 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23824685A JPH0658942B2 (ja) | 1985-10-23 | 1985-10-23 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6297362A true JPS6297362A (ja) | 1987-05-06 |
| JPH0658942B2 JPH0658942B2 (ja) | 1994-08-03 |
Family
ID=17027318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23824685A Expired - Lifetime JPH0658942B2 (ja) | 1985-10-23 | 1985-10-23 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658942B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9773748B2 (en) | 2015-07-23 | 2017-09-26 | Nippon Micrometal Corporation | Bonding wire for semiconductor device |
-
1985
- 1985-10-23 JP JP23824685A patent/JPH0658942B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9773748B2 (en) | 2015-07-23 | 2017-09-26 | Nippon Micrometal Corporation | Bonding wire for semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0658942B2 (ja) | 1994-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5229711A (en) | Reference voltage generating circuit | |
| JPS61187020A (ja) | 電圧基準回路 | |
| JPS5995621A (ja) | 基準電圧回路 | |
| JPH0770935B2 (ja) | 差動電流増幅回路 | |
| JPS6297362A (ja) | 基準電圧発生回路 | |
| JPH0334026B2 (ja) | ||
| JPH02191012A (ja) | 電圧発生回路 | |
| JPS61156421A (ja) | 基準電圧発生回路 | |
| US4804927A (en) | Current amplifier circuit | |
| JPS6297363A (ja) | 基準電圧発生回路 | |
| JPH04290B2 (ja) | ||
| JPH0755621Y2 (ja) | 基準電圧発生回路 | |
| JPS5914816Y2 (ja) | 定電流回路 | |
| JPS62102612A (ja) | 利得制御回路 | |
| JPH067379Y2 (ja) | 基準電圧源回路 | |
| JPS5829621Y2 (ja) | 信号変換回路 | |
| JPH036020Y2 (ja) | ||
| JPS5855454Y2 (ja) | 定電流回路 | |
| JPH0330828B2 (ja) | ||
| JPH0518288B2 (ja) | ||
| JPH0546096Y2 (ja) | ||
| JPH0682309B2 (ja) | 基準電圧発生回路 | |
| JPS5952320A (ja) | 基準電圧回路 | |
| JPH0556531B2 (ja) | ||
| JP2609617B2 (ja) | 電流発生回路 |