JPS60189248A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（α）発明の技術分野
本発明は半導体装置に関するものであり、特に半導体装
置内に検査部とボンディング部とから成るパッドを設け
るようにした半導体装置とその製造方法に関する。
置内に検査部とボンディング部とから成るパッドを設け
るようにした半導体装置とその製造方法に関する。
Ｃｂ） 技術の背景
半導体装置の半導体チップ内周縁部には複数のパッドが
設けられ、主として内部回路と外部（通常バ、＋−ジの
リード部との接続用として、いわゆるボンディング用パ
ッドとして用いられている。
設けられ、主として内部回路と外部（通常バ、＋−ジの
リード部との接続用として、いわゆるボンディング用パ
ッドとして用いられている。
一方、特に集積回路の場合はチップ内の各内部回路の機
能をチップをパッケージする前に試験又は検査すること
が多く、このような場合一般に上記ボンディング用パッ
ドにプローブを当てて各内部回路を検量している。とこ
ろがパッド部の金属膜は一般にアルミニウムが用いられ
ており、相当薄いから、プロ」プの押圧により複数のパ
ッドのいくつかのものが損傷を受けることがある。この
ような損傷を受けたパッドを検査後ボンディング用パッ
ドとして処理した場合、基板とバッド部の接続線とが電
気的に短絡する場合が生ずる。
能をチップをパッケージする前に試験又は検査すること
が多く、このような場合一般に上記ボンディング用パッ
ドにプローブを当てて各内部回路を検量している。とこ
ろがパッド部の金属膜は一般にアルミニウムが用いられ
ており、相当薄いから、プロ」プの押圧により複数のパ
ッドのいくつかのものが損傷を受けることがある。この
ような損傷を受けたパッドを検査後ボンディング用パッ
ドとして処理した場合、基板とバッド部の接続線とが電
気的に短絡する場合が生ずる。
か＼る観点から、内部回路をプローブで検査することに
よってもパッド部と基板との短絡が生じないような措置
を溝じることが要望されている。
よってもパッド部と基板との短絡が生じないような措置
を溝じることが要望されている。
（Ｃ）従来技術と問題点
パッドをプループの検査用に用いた後、ボンディング用
に用いる場合の具体例として、冗長ビ。
に用いる場合の具体例として、冗長ビ。
トを持つランダムアクセスメモリ（ＲＡＭ）の場合につ
いて述べる。
いて述べる。
冗長ビットを持つＲＡＭの場合、内部回路としてのメモ
リセル、センスアンプ等及びパッドを形成させた後、パ
ッケージ前、パッド部にプローブを当てＲＡＭの機能の
試験乃至検査をする。そして不良の回路又は不良メモリ
セルを検出したときは、それを冗長回路又は冗長セルで
置換えるよう、不良部分の情報、例えばアドレスをチッ
プ内のリードオンリーメモリ（ＲＯＭ）、こ記憶させる
。そのＲＯＭの一例として第１図に示す。すなわち電源
ＶｃｏとＶｓｓとの間にフユーズＦとトランジスタＱ１
この例示においてはデュプレッシ、ン形トランジスタが
設けられており、フユーズＦが溶断されているか否かに
よりノードＮ１ の電位が異なることから、ノードＮ１
の電位全検出してＲＯＭの内容が「１」である、か「
０」であるかを検出する。
リセル、センスアンプ等及びパッドを形成させた後、パ
ッケージ前、パッド部にプローブを当てＲＡＭの機能の
試験乃至検査をする。そして不良の回路又は不良メモリ
セルを検出したときは、それを冗長回路又は冗長セルで
置換えるよう、不良部分の情報、例えばアドレスをチッ
プ内のリードオンリーメモリ（ＲＯＭ）、こ記憶させる
。そのＲＯＭの一例として第１図に示す。すなわち電源
ＶｃｏとＶｓｓとの間にフユーズＦとトランジスタＱ１
この例示においてはデュプレッシ、ン形トランジスタが
設けられており、フユーズＦが溶断されているか否かに
よりノードＮ１ の電位が異なることから、ノードＮ１
の電位全検出してＲＯＭの内容が「１」である、か「
０」であるかを検出する。
このＲＯＭを複数個備え、不良ビットのアドレスを記憶
する。
する。
この場合ＲＯＭのフユーズＦｆｒ：溶断するか否かはプ
四−プで内部ＲＡＭを検査した後に行うことになる。若
し、不良ビットが検出された場合はフユーズｙを溶断さ
せることとなるが、７ユーズの溶断は、一般に過電流を
流すこととかレーザーを照射させて行う。この場合、少
ないエネルギーで溶断させ、且つ溶断を確実化するため
７ユーズの蒸発飛散を可能とする観点からＲＯＭ部は第
２図及び第３図に示すように７−−ズの上部に窓１２が
明けられている。第２図は平面図を示し、第３図はその
断面を示す。８１基板１００の上にフィールド酸化膜１
０１が形成され、その上に多結晶シリコン層によるフユ
ーズ１０５が形成・され、さらにその上に層間絶縁膜１
０２、アルミニウムからなるリード１０ろ、第一層のカ
バー膜１０４が設けられている。フユーズ１０５の上部
は蒸発を可能ならしめるために窓１２が設けられており
、且つ、この時点では第二層のカバー膜（図示せず）は
設けられていない。尚、第２図の符号１１．１３はコン
タクト穴（アルミニウムー多結晶シリコン）を示す。
四−プで内部ＲＡＭを検査した後に行うことになる。若
し、不良ビットが検出された場合はフユーズｙを溶断さ
せることとなるが、７ユーズの溶断は、一般に過電流を
流すこととかレーザーを照射させて行う。この場合、少
ないエネルギーで溶断させ、且つ溶断を確実化するため
７ユーズの蒸発飛散を可能とする観点からＲＯＭ部は第
２図及び第３図に示すように７−−ズの上部に窓１２が
明けられている。第２図は平面図を示し、第３図はその
断面を示す。８１基板１００の上にフィールド酸化膜１
０１が形成され、その上に多結晶シリコン層によるフユ
ーズ１０５が形成・され、さらにその上に層間絶縁膜１
０２、アルミニウムからなるリード１０ろ、第一層のカ
バー膜１０４が設けられている。フユーズ１０５の上部
は蒸発を可能ならしめるために窓１２が設けられており
、且つ、この時点では第二層のカバー膜（図示せず）は
設けられていない。尚、第２図の符号１１．１３はコン
タクト穴（アルミニウムー多結晶シリコン）を示す。
一方、チップの内周縁に複数個設けられているパッドの
１つの平面図を第４図に示し、その断面図を第５図に示
す。パッド２は基板１００の上のフィールド酸化膜１０
１上に形成されたアルミニウム膜パターンによるで形成
され、その周囲が第一層のカバー膜１０４で被覆され、
露出部２１が形成されている。
１つの平面図を第４図に示し、その断面図を第５図に示
す。パッド２は基板１００の上のフィールド酸化膜１０
１上に形成されたアルミニウム膜パターンによるで形成
され、その周囲が第一層のカバー膜１０４で被覆され、
露出部２１が形成されている。
上記パッド部を用いて検査をする場合について第６図（
Ｎ〜（０）を参照して述べる。先ずプローブ３をパッド
２のアルミニウム膜２１に当て、ＲＡＭ（図示せずンの
機能を検査する（第６図（Ａ） ）。この場合、プロー
ブの押圧によりアルミニウム膜２１が損傷を受け損傷部
２１１が形成されることがある。アルミニウムは柔かく
、かつ膜厚が薄いからである。そして、しばしばフィー
ルド酸化膜１０１が露出することがある。
Ｎ〜（０）を参照して述べる。先ずプローブ３をパッド
２のアルミニウム膜２１に当て、ＲＡＭ（図示せずンの
機能を検査する（第６図（Ａ） ）。この場合、プロー
ブの押圧によりアルミニウム膜２１が損傷を受け損傷部
２１１が形成されることがある。アルミニウムは柔かく
、かつ膜厚が薄いからである。そして、しばしばフィー
ルド酸化膜１０１が露出することがある。
上記検査により、不良のメモリセルが検出された場合、
対応するメモリセル（第１図〜第６図参照）の７１−ズ
を溶断させ、冗長メモリセルで置換して正常機能を確保
する（図示せず）ｏしかる後、チップ全面をカバー用の
第二層の酸化膜１０５で被覆する（第６図（Ｂ））。
対応するメモリセル（第１図〜第６図参照）の７１−ズ
を溶断させ、冗長メモリセルで置換して正常機能を確保
する（図示せず）ｏしかる後、チップ全面をカバー用の
第二層の酸化膜１０５で被覆する（第６図（Ｂ））。
次にパッド２をボンディング用にするために、その上の
第二層の酸化膜を、マスクを用いてエツチングで除去す
る（第６図（０））。とごろが、ブロービングにより導
電膜２１に第６図（Ｂ）に図示の如く損傷部２１１があ
ると、エツチングにより、第二層の酸化膜１０５のみな
らず、同質の酸化膜１０１も除去され、基板１００まで
エツチングが及ぶことになる（第６図（０））。これは
アルミニウム導電膜２１がエツチングに対しストッパと
して機能することを前堤としてエツチングを行っている
のであるか、上述の損傷部２１１があるとストッパが存
在しない部分は、第６図（０）に図示の如く酸化膜１０
１が侵蝕され、基板１ｏｏに及ぶことになるからである
。従ってｉ ６ ｍ＜０）の状態でパ。
第二層の酸化膜を、マスクを用いてエツチングで除去す
る（第６図（０））。とごろが、ブロービングにより導
電膜２１に第６図（Ｂ）に図示の如く損傷部２１１があ
ると、エツチングにより、第二層の酸化膜１０５のみな
らず、同質の酸化膜１０１も除去され、基板１００まで
エツチングが及ぶことになる（第６図（０））。これは
アルミニウム導電膜２１がエツチングに対しストッパと
して機能することを前堤としてエツチングを行っている
のであるか、上述の損傷部２１１があるとストッパが存
在しない部分は、第６図（０）に図示の如く酸化膜１０
１が侵蝕され、基板１ｏｏに及ぶことになるからである
。従ってｉ ６ ｍ＜０）の状態でパ。
ド２にボンディングを施すと、パッドと基板とが電気的
に短絡する可能性が生ずる。このような電気的短絡が生
じたチップは使用できないことになる。
に短絡する可能性が生ずる。このような電気的短絡が生
じたチップは使用できないことになる。
すなわちパッドをブロービングテストに用い、カバー膜
を施し、さらにボンディングのため当該パッド部のカバ
ー膜を除去する方法ご探る半導体装置においては、上記
問題が不可避となっている。
を施し、さらにボンディングのため当該パッド部のカバ
ー膜を除去する方法ご探る半導体装置においては、上記
問題が不可避となっている。
（ｄ） 発明の目的
本発明は上述の従来技術の問題に鑑み、パッドをプルー
ビングテストに用いた後カバー膜な施し、さらにボンデ
ィングのためにカバー膜を除去するという従来同様のプ
ロセスを採る半導体装置においてブロービングテストに
より損傷部が生じたとしてもパッドと基板とが電気的に
短絡しない半導体装置及びその製造方法を提供すること
にある。
ビングテストに用いた後カバー膜な施し、さらにボンデ
ィングのためにカバー膜を除去するという従来同様のプ
ロセスを採る半導体装置においてブロービングテストに
より損傷部が生じたとしてもパッドと基板とが電気的に
短絡しない半導体装置及びその製造方法を提供すること
にある。
本発明の上記目的は、上述の従来技術の問題が１つのパ
ッドをブロービングに用いると共にボンディングに用い
るということに帰因して生ずることに着目し、これを解
消するため、検査部（プロービング部ンと結合部（ボン
ディング部）とを別個に有するパッドを形成させ、仮に
ブロービング部に損傷部が生じたとしてもこの影響をボ
ンディング部に及ぼさせないという理想により達成され
る０ 従って本発明による第１の形態としては、内部回路の試
験又は検査のためのプローブ接触用のパッドと、該プロ
ーブ接触用パッドに電気的に接続されたワイヤボンディ
ング用パッドとを具備し、前記プローブ接触用パッドを
被覆し且つ前記ワイヤボンディング用パッドな露出する
カバー絶縁膜が形成されたことを特徴とする半導体装置
が提供される。
ッドをブロービングに用いると共にボンディングに用い
るということに帰因して生ずることに着目し、これを解
消するため、検査部（プロービング部ンと結合部（ボン
ディング部）とを別個に有するパッドを形成させ、仮に
ブロービング部に損傷部が生じたとしてもこの影響をボ
ンディング部に及ぼさせないという理想により達成され
る０ 従って本発明による第１の形態としては、内部回路の試
験又は検査のためのプローブ接触用のパッドと、該プロ
ーブ接触用パッドに電気的に接続されたワイヤボンディ
ング用パッドとを具備し、前記プローブ接触用パッドを
被覆し且つ前記ワイヤボンディング用パッドな露出する
カバー絶縁膜が形成されたことを特徴とする半導体装置
が提供される。
また本発明の第２の基本的形態としては、半導体基板上
に、内部回路の試験又は検査のためのプローブ接触用の
パッド部と、該プローブ接触用パッド部に連結されたワ
イヤボンディング用パッド部とを含む導電膜パターンを
形成し、プローブ接触により内部回路の試験又は検査を
行なった後に、前記プローブ接触用パッドを被覆し且つ
前記ワイヤボディング用パッドをＮ出するカバー絶縁膜
を形成することを特徴とする半導体装置の製造方法が提
供される。
に、内部回路の試験又は検査のためのプローブ接触用の
パッド部と、該プローブ接触用パッド部に連結されたワ
イヤボンディング用パッド部とを含む導電膜パターンを
形成し、プローブ接触により内部回路の試験又は検査を
行なった後に、前記プローブ接触用パッドを被覆し且つ
前記ワイヤボディング用パッドをＮ出するカバー絶縁膜
を形成することを特徴とする半導体装置の製造方法が提
供される。
の 発明の実施例
以下、本発明の実施例について添付図面を参照して下記
に述べる。不発明の実施例としては、従来技伶との差異
を明瞭とするため、従来技術として第１〜第３図に図示
した冗長ビットを持つＲＡＭの機能検査を行ないその結
果に応じて置換すべきアドレス情報をＲＯＭに記憶させ
、カバー膜を施し、最後にボンディングを行う場合につ
いて述べる。従って第１図〜第３図に関しては、本発明
においても同様である。
に述べる。不発明の実施例としては、従来技伶との差異
を明瞭とするため、従来技術として第１〜第３図に図示
した冗長ビットを持つＲＡＭの機能検査を行ないその結
果に応じて置換すべきアドレス情報をＲＯＭに記憶させ
、カバー膜を施し、最後にボンディングを行う場合につ
いて述べる。従って第１図〜第３図に関しては、本発明
においても同様である。
第７図に本発明の第１の実施例としてのパッド４の平面
図を示し、第８図にその断面図を示す。
図を示し、第８図にその断面図を示す。
パッド４はプローブ用パッド領域４１、ボンディング用
パッド領域４３及びこれらを接続するチャネル部４２か
ら成る。基板１００上にフィールド酸化膜１０１が形成
され、またその上にプローブ用ハツト領域４１、チャネ
ル部４２、ボンディング用パッド領域４５に亘ってアル
ミニウムの導電層４０１が形成される。この時点におい
ては、ブロービング用の窓が明けられており、プローブ
が接触する領域４１１はアルミニウム導電層が露出して
いる。チャネル４２及びポンディング用バ。
パッド領域４３及びこれらを接続するチャネル部４２か
ら成る。基板１００上にフィールド酸化膜１０１が形成
され、またその上にプローブ用ハツト領域４１、チャネ
ル部４２、ボンディング用パッド領域４５に亘ってアル
ミニウムの導電層４０１が形成される。この時点におい
ては、ブロービング用の窓が明けられており、プローブ
が接触する領域４１１はアルミニウム導電層が露出して
いる。チャネル４２及びポンディング用バ。
ド領域４６のアルミニウム導電層は第一層のカバー膜１
０４が設けられている。しかしボーディング用パッド領
域４３のアルミ導電層上は必ずしも第１層カバー膜１０
４で覆う必要はない。
０４が設けられている。しかしボーディング用パッド領
域４３のアルミ導電層上は必ずしも第１層カバー膜１０
４で覆う必要はない。
次にブロービングを行ないボンディング部を形成させる
ことについて第９図（Ｎ〜（０）及び第１０図（Ｎ〜（
０）を参照して下記に述べる。第９図（Ａ）〜（０）は
パッド４の断面図を示し、第１０図（Ａ）〜（０）は第
３図同様ＲＯＭの断面図を示す。
ことについて第９図（Ｎ〜（０）及び第１０図（Ｎ〜（
０）を参照して下記に述べる。第９図（Ａ）〜（０）は
パッド４の断面図を示し、第１０図（Ａ）〜（０）は第
３図同様ＲＯＭの断面図を示す。
先ずアルミニウム導電層４１１が露出しているブロービ
ング用パッド領域にプローブ６を当て、ＲＡＭの検査を
行う（第９図（Ａ） ）。プローブ３の押圧によりアル
ミニウム層４１１に損傷部４１２が生じフィールド酸化
膜１０１まで穿孔されたとする。また当該ＲＡＭが不良
でＲＯＭのフユーズを溶断させたとする（第１０図（Ａ
））。溶断した７ユーズは窓１２から蒸発する。
ング用パッド領域にプローブ６を当て、ＲＡＭの検査を
行う（第９図（Ａ） ）。プローブ３の押圧によりアル
ミニウム層４１１に損傷部４１２が生じフィールド酸化
膜１０１まで穿孔されたとする。また当該ＲＡＭが不良
でＲＯＭのフユーズを溶断させたとする（第１０図（Ａ
））。溶断した７ユーズは窓１２から蒸発する。
プローブ試駆に伴うＲＯＭ記憶作業が終了したら、従来
同様、チップ全面【こ亘って第二のカバー膜１０５を施
こす（第１０図（Ｂ）、第９図（Ｂ） ） 。
同様、チップ全面【こ亘って第二のカバー膜１０５を施
こす（第１０図（Ｂ）、第９図（Ｂ） ） 。
次いでボンディング用パッド領域４５内のボンディング
用導電部４６１に相当する部分のみ露出するように、マ
スクをかけてエツチングを施こし、第一層及び第二層の
カバー膜１０４，１０５を除去する（第９図）（０））
。但し、ブロービング用パッド領域４１にはエツチング
を施さない。従って、損傷部４１２が存在していても従
来のように損傷部４１２を介してフィールド酸化膜１０
１が侵蝕されることはない。一方、ボンディング用パッ
ド領域４３は、ブロービングの際は第一のカバー膜１０
４に被覆されており、検査者が誤って当該領域にプ四−
プ３を当てたとしてもアルミニウム膜が損傷を受けるこ
とはない。またボンディング用バット領域の窓を明ける
ためのエツチング過程においては、領域４６１には損傷
部は存在しないから、アルミニウム膜が保護膜となって
エツチングによりフィールド酸化膜１０１が除去される
ことかない。
用導電部４６１に相当する部分のみ露出するように、マ
スクをかけてエツチングを施こし、第一層及び第二層の
カバー膜１０４，１０５を除去する（第９図）（０））
。但し、ブロービング用パッド領域４１にはエツチング
を施さない。従って、損傷部４１２が存在していても従
来のように損傷部４１２を介してフィールド酸化膜１０
１が侵蝕されることはない。一方、ボンディング用パッ
ド領域４３は、ブロービングの際は第一のカバー膜１０
４に被覆されており、検査者が誤って当該領域にプ四−
プ３を当てたとしてもアルミニウム膜が損傷を受けるこ
とはない。またボンディング用バット領域の窓を明ける
ためのエツチング過程においては、領域４６１には損傷
部は存在しないから、アルミニウム膜が保護膜となって
エツチングによりフィールド酸化膜１０１が除去される
ことかない。
上記の如くエツチングにより形成されたボンディング用
パッド領域に対して通常のプルセスに従ってボンディン
グ作業を行う。
パッド領域に対して通常のプルセスに従ってボンディン
グ作業を行う。
以上述べたように、パッドをブロービング領域とボンデ
ィング領域を具備するように形成し、それぞれの領域の
使用目的を区分し、それぞれの領域を上述の如く処理す
ることにより、パッドと基板とが短絡されることが防止
できる。
ィング領域を具備するように形成し、それぞれの領域の
使用目的を区分し、それぞれの領域を上述の如く処理す
ることにより、パッドと基板とが短絡されることが防止
できる。
本実施例を遂行するに際して従来のものに比し、製造プ
ロセスが特に複雑になることはない。
ロセスが特に複雑になることはない。
本発明の第２の実施例を第１１図に示す。第１１図はパ
ッド５の平面図を示し、パッド５は第７図に図示の如く
チャネル４２でプローブ用ノ々ツド領域４１とボンディ
ング用パッド領域４３を接続することに代えて、ブロー
ビング用パッド領域５１とボンディング用パッド領域５
２を一体化したものである。使用目的及びプルセスは第
１の実施例と同様である。従って第１実施例と同様の効
果を得ることができる。
ッド５の平面図を示し、パッド５は第７図に図示の如く
チャネル４２でプローブ用ノ々ツド領域４１とボンディ
ング用パッド領域４３を接続することに代えて、ブロー
ビング用パッド領域５１とボンディング用パッド領域５
２を一体化したものである。使用目的及びプルセスは第
１の実施例と同様である。従って第１実施例と同様の効
果を得ることができる。
尚、以上の実施例のいずれの場合であっても、第一層の
カバー膜１０４は必須のものではない。
カバー膜１０４は必須のものではない。
パッド部４，５についてカバー膜１０４がボンディング
用パッド領域４３，５２に施こされていることにより、
検査員が不注意によりポンディング用パッド領域４３．
５２にプループ３を接触させた場合であってもボンディ
ング用パッド領域４３゜５２の導Ｓ膜が損傷を受けるこ
とが防止される利点はあるが、この点を除いては、本発
明にとっては本質的ではないからである。しかしながら
、上述の如く損傷を未然に防止するという観点からは１
カバー膜１０４が設けられることが望ましい。
用パッド領域４３，５２に施こされていることにより、
検査員が不注意によりポンディング用パッド領域４３．
５２にプループ３を接触させた場合であってもボンディ
ング用パッド領域４３゜５２の導Ｓ膜が損傷を受けるこ
とが防止される利点はあるが、この点を除いては、本発
明にとっては本質的ではないからである。しかしながら
、上述の如く損傷を未然に防止するという観点からは１
カバー膜１０４が設けられることが望ましい。
以上の実施例は、冗長ビットを持つＲ，Ａ Ｍの検査に
伴うＲＯＭの記憶を行う場合を例示して述べたが、プ胃
−ビングテストを行ない、その後カバー膜を形成させ、
さらにボンディングのためにバ、ド部のカバー膜を除去
する過程をとる他の半導体装置とその製造方法に適用し
得ることは言うまでもない。
伴うＲＯＭの記憶を行う場合を例示して述べたが、プ胃
−ビングテストを行ない、その後カバー膜を形成させ、
さらにボンディングのためにバ、ド部のカバー膜を除去
する過程をとる他の半導体装置とその製造方法に適用し
得ることは言うまでもない。
０）発明の効果
以上に述べたように本発明によれば、プローブによりプ
ロービング用パッド領域に損傷が生じても、パッドと基
板とに短絡が生ずることがなく、ブロービング作業によ
り半導体装置を不良にするということが防止できる。
ロービング用パッド領域に損傷が生じても、パッドと基
板とに短絡が生ずることがなく、ブロービング作業によ
り半導体装置を不良にするということが防止できる。
第１図はＲＯＭ回路図、
第２図は第１図回路の平面図、
第３図は第２図の断面図、
第４図は従来のパッドの平面図、
第５図は第４図に図示のパッドの断面図、第６図（Ａｔ
−（Ｇ）は第５図に図示のパッドをプ四−ビングに用い
た後ボンディング用に形成させる場合の断面図、 第７図は本発明の一実施例としてのパッドの平面図、 第８図は第７図に図示のパッドの断面図、第９図（Ｎ〜
（０）は第８図に図示のパッドをブロービングに用いた
後ボンディング用に形成させる場合の断面図、 第１０図（Ａ）及び（Ｅ）は第９図（Ｎ〜（（ＩＩ）の
過程に伴って処理されるＲＯＭ部の断面図、 第１１図は本発明の他の実施例としてのパッドの平面図
、である。 （符号の説明） Ｆ・・・フユーズ、 Ｑ・・・トランジスタ、 １・・・ＲＯＭ。 １１・・・コンタクト窓、 １２・・・窓、 １３・・・コンタクト窓、 ２・・・パッド、 ６・・・プローブ、 ４・・・パッド、 ４１・・・プローブ用パッド領域、 ４２・・・接続用チャネル、 ４３・・・ボンディング用パッド領域。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士山口昭之 第１図 第２図 ／１ 第３図 ２ 第５図 第１０図
−（Ｇ）は第５図に図示のパッドをプ四−ビングに用い
た後ボンディング用に形成させる場合の断面図、 第７図は本発明の一実施例としてのパッドの平面図、 第８図は第７図に図示のパッドの断面図、第９図（Ｎ〜
（０）は第８図に図示のパッドをブロービングに用いた
後ボンディング用に形成させる場合の断面図、 第１０図（Ａ）及び（Ｅ）は第９図（Ｎ〜（（ＩＩ）の
過程に伴って処理されるＲＯＭ部の断面図、 第１１図は本発明の他の実施例としてのパッドの平面図
、である。 （符号の説明） Ｆ・・・フユーズ、 Ｑ・・・トランジスタ、 １・・・ＲＯＭ。 １１・・・コンタクト窓、 １２・・・窓、 １３・・・コンタクト窓、 ２・・・パッド、 ６・・・プローブ、 ４・・・パッド、 ４１・・・プローブ用パッド領域、 ４２・・・接続用チャネル、 ４３・・・ボンディング用パッド領域。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士山口昭之 第１図 第２図 ／１ 第３図 ２ 第５図 第１０図
Claims (1)
- 【特許請求の範囲】 １、 内部回路の試験又は検査のためのプローブ接触用
のパッドと、該プローブ接触用パッドに電気的に接続さ
れたワイヤポンディング用パットトを具備し、前記プロ
ーブ接触用パッドを被覆し且つ前記ワイヤボンディング
用パッドを露出するカバー絶Ｈ膜が形成されたことを特
徴とする半導体装置。 ２、半導体基板上に内部回路の試験又は検査のためのプ
ローブ接触用のパッド部と、該プローブ接触用パッド部
に連結されたワイヤボンディング用パッド部とを含む導
電膜パターンを彫成し、プローブ接触により内部回路の
試験又は検査を行なった後に、前記プローブ接触用パッ
ドを被覆し且つ前記ワイヤボンディング用パッドを露出
するカバー絶縁膜を形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4296584A JPS60189248A (ja) | 1984-03-08 | 1984-03-08 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4296584A JPS60189248A (ja) | 1984-03-08 | 1984-03-08 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60189248A true JPS60189248A (ja) | 1985-09-26 |
Family
ID=12650744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4296584A Pending JPS60189248A (ja) | 1984-03-08 | 1984-03-08 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189248A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02159048A (ja) * | 1988-12-13 | 1990-06-19 | Tokyo Electron Ltd | 検査方法 |
| JPH0778942A (ja) * | 1993-09-07 | 1995-03-20 | Nec Corp | 半導体装置 |
-
1984
- 1984-03-08 JP JP4296584A patent/JPS60189248A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02159048A (ja) * | 1988-12-13 | 1990-06-19 | Tokyo Electron Ltd | 検査方法 |
| JPH0778942A (ja) * | 1993-09-07 | 1995-03-20 | Nec Corp | 半導体装置 |
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