JPS60173918A - Ｃｒ発振回路 - Google Patents
Ｃｒ発振回路Info
- Publication number
- JPS60173918A JPS60173918A JP59028642A JP2864284A JPS60173918A JP S60173918 A JPS60173918 A JP S60173918A JP 59028642 A JP59028642 A JP 59028642A JP 2864284 A JP2864284 A JP 2864284A JP S60173918 A JPS60173918 A JP S60173918A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- circuit
- output terminal
- input terminal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明はＣＲ発振回路に関するものである。
（従来技術）
従来、この種のＣＲ発振回路として第１図に示すような
回路が使用されていた。この回路は０ＭＯ８構造のイン
バータによる非安定マルチバイブレータとして良く知ら
れており、図において、ｌはインバータで、このインバ
ータｌの入力端子は抵抗４の一端に接続され、出力端子
はインバータ２０入力端子に接続されている。インバー
タ２の出力端子は奇数段目の第１の論理回路であるイン
バータ３の入力端子とコンデンサ６（以下Ｃ６という）
の一端に接続されている。インバータ３の出力端子は抵
抗５（以下Ｒ５という）に接続され、とのＲ５の他端は
、Ｃ６および抵抗４の他端と接続されている。
回路が使用されていた。この回路は０ＭＯ８構造のイン
バータによる非安定マルチバイブレータとして良く知ら
れており、図において、ｌはインバータで、このインバ
ータｌの入力端子は抵抗４の一端に接続され、出力端子
はインバータ２０入力端子に接続されている。インバー
タ２の出力端子は奇数段目の第１の論理回路であるイン
バータ３の入力端子とコンデンサ６（以下Ｃ６という）
の一端に接続されている。インバータ３の出力端子は抵
抗５（以下Ｒ５という）に接続され、とのＲ５の他端は
、Ｃ６および抵抗４の他端と接続されている。
このように構成された非安定マルチバイブレータは、先
行技術文献として、鈴木へ十二著「０ＭＯ８の応用技法
」産報Ｐ１０５〜Ｐ１０７に示されているように、Ｒ５
とＣ６とによる時間、つま９Ｃ６に充放電する時間を検
出し、増幅してとり出すもので、インバータ２によって
反転された電圧がインバータｌの入力端子に加えられて
一定周期の矩形波を発生するが、この回路では以下に述
べる問題点がある。
行技術文献として、鈴木へ十二著「０ＭＯ８の応用技法
」産報Ｐ１０５〜Ｐ１０７に示されているように、Ｒ５
とＣ６とによる時間、つま９Ｃ６に充放電する時間を検
出し、増幅してとり出すもので、インバータ２によって
反転された電圧がインバータｌの入力端子に加えられて
一定周期の矩形波を発生するが、この回路では以下に述
べる問題点がある。
第４図および第５図は第１図のＣＲ発振回路におけるａ
点およびｂ点における′成圧波形を示し、ここで、 Ｌ
ｏｗ 、 ＨｉｇｈはそれぞれＣＭＯＳインバータの５
０ｗレベル、Ｈｉｇｈレベル（以下、Ｌレベル。
点およびｂ点における′成圧波形を示し、ここで、 Ｌ
ｏｗ 、 ＨｉｇｈはそれぞれＣＭＯＳインバータの５
０ｗレベル、Ｈｉｇｈレベル（以下、Ｌレベル。
Ｈレベルという）の電位を示す。またＶｔｈｘ 、 Ｖ
ｔｂｚはインバータの論理レベルが反転するしきい値の
電圧である。一般にＣＭＯＳインバータにその動作可能
電源電圧の範囲の上限に近い値を加えている場合には、
Ｖｔｈｘ ＱｗＶｔｈ１Ｊｊト１−テ発溢周波数は印加
電圧が変化してもほぼ一定と考えることができる。とこ
ろが、これらのインバータにその動作可能電源電圧の下
限に近い電圧を加えているＨｉ ｇｈ −Ｉ、ｏｗ 場合ニハｈ Ｖｔｈｔ ＞現ｌヒシ罫、 Ｖｔｈｚ ＜
−２−となり発振周波数は印加電源′電圧が減少するこ
とによって第６図の（４）に示すように急激に小さくな
る。これはｂ点の電圧変化がＣ６，Ｒ５による充放電に
起因するため、 Ｖｔｈｌ、 Ｖｔｂｚにｂ点の電圧が
近づくときにその近づき万はＣ６，Ｒ５の時定数に依存
した緩やかさとなる。そのため印加電圧がインバータの
動作可能電源電圧範囲の下限に近いとき、本来インバー
ターの出力電圧が反転する電圧にその入力電圧が達して
もインバーターの出力抵抗はその値が非常に大きなまま
の時間が長く続くようになる（このことはＣＭＯＳイン
バータを構成するＰチャネルおよびＮチャネルのトラン
ジスタが、オフ、オフの状態が持続することを意味する
）。またインバータｌの出力端子の浮遊容量の充電時間
が長くなる。その結果インバータ２以降のインバータの
反転が遅くな＃）、そのインバータｌの出力端子の浮遊
容量の充′屯時間の長さが動作可能電源電圧の下限の領
域で発振周波数を急激に低下させる。そのため、このよ
うな電源電圧範囲でＯＲ発振回路を使用する場合には、
使用する電池等の電源電圧の少しの変化によって発振周
波数が大巾に変化してしまうため、このような電圧領域
で安定な発振周波数を得るためには負荷が変化しても電
圧変動の少ない高価な電池を使用しなければならなかっ
た。・ （発明の目的） この発明は上記の点に鑑みなされたもので、その目的は
、低電圧でも安定した発振周波数が得られるＯＲ発振回
路を提供することにある。
ｔｂｚはインバータの論理レベルが反転するしきい値の
電圧である。一般にＣＭＯＳインバータにその動作可能
電源電圧の範囲の上限に近い値を加えている場合には、
Ｖｔｈｘ ＱｗＶｔｈ１Ｊｊト１−テ発溢周波数は印加
電圧が変化してもほぼ一定と考えることができる。とこ
ろが、これらのインバータにその動作可能電源電圧の下
限に近い電圧を加えているＨｉ ｇｈ −Ｉ、ｏｗ 場合ニハｈ Ｖｔｈｔ ＞現ｌヒシ罫、 Ｖｔｈｚ ＜
−２−となり発振周波数は印加電源′電圧が減少するこ
とによって第６図の（４）に示すように急激に小さくな
る。これはｂ点の電圧変化がＣ６，Ｒ５による充放電に
起因するため、 Ｖｔｈｌ、 Ｖｔｂｚにｂ点の電圧が
近づくときにその近づき万はＣ６，Ｒ５の時定数に依存
した緩やかさとなる。そのため印加電圧がインバータの
動作可能電源電圧範囲の下限に近いとき、本来インバー
ターの出力電圧が反転する電圧にその入力電圧が達して
もインバーターの出力抵抗はその値が非常に大きなまま
の時間が長く続くようになる（このことはＣＭＯＳイン
バータを構成するＰチャネルおよびＮチャネルのトラン
ジスタが、オフ、オフの状態が持続することを意味する
）。またインバータｌの出力端子の浮遊容量の充電時間
が長くなる。その結果インバータ２以降のインバータの
反転が遅くな＃）、そのインバータｌの出力端子の浮遊
容量の充′屯時間の長さが動作可能電源電圧の下限の領
域で発振周波数を急激に低下させる。そのため、このよ
うな電源電圧範囲でＯＲ発振回路を使用する場合には、
使用する電池等の電源電圧の少しの変化によって発振周
波数が大巾に変化してしまうため、このような電圧領域
で安定な発振周波数を得るためには負荷が変化しても電
圧変動の少ない高価な電池を使用しなければならなかっ
た。・ （発明の目的） この発明は上記の点に鑑みなされたもので、その目的は
、低電圧でも安定した発振周波数が得られるＯＲ発振回
路を提供することにある。
（発明の概要）
この発明の要点は、２段に直列接続されたインバータと
少なくともインバータ機能を有する奇数段目および偶数
段目の論理回路とを直列接続したＣＲ発振回路の初段の
インバータの出力端子にその偶数段目の論理回路の出力
全抵抗を介して接続することにある。
少なくともインバータ機能を有する奇数段目および偶数
段目の論理回路とを直列接続したＣＲ発振回路の初段の
インバータの出力端子にその偶数段目の論理回路の出力
全抵抗を介して接続することにある。
（実施例）
以下この発明の実施例を図面を参照して説明する。
第２図はこの発明の第１の実施例を示す回路図である。
この図において、７は偶数段目に設けられた第２の論理
回路であるインバータで、このインバータ７の入力端子
はインバータ３の出力端子に接続され、その出力端子は
第２の抵抗である抵抗８を介してインバータｌの出力端
子に接続されている。他の各構成は第１図に示す回路と
同様であるため、対応する部分には同一符号を付してそ
の説明を省略する。
回路であるインバータで、このインバータ７の入力端子
はインバータ３の出力端子に接続され、その出力端子は
第２の抵抗である抵抗８を介してインバータｌの出力端
子に接続されている。他の各構成は第１図に示す回路と
同様であるため、対応する部分には同一符号を付してそ
の説明を省略する。
次にかかる構成のＣＲ発振回路の動作について説明する
。
。
インバータ７の出力端子のレベル線インバータｌの出力
端子のレベルに対し逆相の関係となっている。また、抵
抗８はインバータｌの出力抵抗の値に対して、０点がＨ
レベルかＬレベルのときには十分大きく、０点がＨレベ
ルからＬレベルまたはＬレベルからＨレベルへ遷移して
いるときには十分小さい値を有する抵抗である。この条
件における動作を詳しく説明すると次のようになる。
端子のレベルに対し逆相の関係となっている。また、抵
抗８はインバータｌの出力抵抗の値に対して、０点がＨ
レベルかＬレベルのときには十分大きく、０点がＨレベ
ルからＬレベルまたはＬレベルからＨレベルへ遷移して
いるときには十分小さい値を有する抵抗である。この条
件における動作を詳しく説明すると次のようになる。
低電圧動作の場合、電源電圧ＶＤＤがＰチャネル、Ｎチ
ャネルのトランジスタのスレッシュホールド電圧ＶＴＰ
＋ ＶＴＮの和付近およびこれより低下した状態では
、インバータの入力′電圧がｖｔｈｔおよびＶｔｈｚ付
近の電圧においてインバータを構成するＮチャネル、Ｐ
チャネルのトランジスタにオフ、オフの状態が発生し、
その出力端子が有する浮遊容量を充電することに時間が
かかることになる。その結果次段のインバータへの信号
遅延が生じる。これに対し抵抗８が接続されているとき
、インノく一タを構成するＮ、Ｐ両チャネルトランジス
タのオフ、オフ、の区間で、抵抗８はインバータ２に対
してその状態遷移を早める方向に作用し、抵抗８が接続
されていないときに生じる信号遅延をなくそうとする補
償作用をしている。すなわち、インバータｌの出力端子
の浮遊容量は、この端子がＨレベルからＬレベルまたは
ＬレベルからＨレベルへ遷移するとき抵抗８を通じて容
易に充電され、印加電圧の変化があっても発振周波数が
急激に変化しない安定な発振周波数範囲を低電圧側に広
げることが可能である。このような条件で行なった発振
周波数と印加電圧の関係を第６図の（Ｂ）に示す。
ャネルのトランジスタのスレッシュホールド電圧ＶＴＰ
＋ ＶＴＮの和付近およびこれより低下した状態では
、インバータの入力′電圧がｖｔｈｔおよびＶｔｈｚ付
近の電圧においてインバータを構成するＮチャネル、Ｐ
チャネルのトランジスタにオフ、オフの状態が発生し、
その出力端子が有する浮遊容量を充電することに時間が
かかることになる。その結果次段のインバータへの信号
遅延が生じる。これに対し抵抗８が接続されているとき
、インノく一タを構成するＮ、Ｐ両チャネルトランジス
タのオフ、オフ、の区間で、抵抗８はインバータ２に対
してその状態遷移を早める方向に作用し、抵抗８が接続
されていないときに生じる信号遅延をなくそうとする補
償作用をしている。すなわち、インバータｌの出力端子
の浮遊容量は、この端子がＨレベルからＬレベルまたは
ＬレベルからＨレベルへ遷移するとき抵抗８を通じて容
易に充電され、印加電圧の変化があっても発振周波数が
急激に変化しない安定な発振周波数範囲を低電圧側に広
げることが可能である。このような条件で行なった発振
周波数と印加電圧の関係を第６図の（Ｂ）に示す。
第３図はこの発明の第２の実施例を示す回路図である。
この第２の実施例では、第１の実施例のインバータ３に
代えてＮＡＮＤ回路９を、またインバータ４に代えてＮ
ＯＲ回路ｌＯを接続すると共にこれらをインバータｌｌ
’ｔ−介して制御信号で制御するようにしたものでおる
。すなわち、インバータ２の出力端子にＮＡＮＤ回路９
の第１入力端子９ａが接続されその出力端子は抵抗５，
４を介してインバータｌの入力端子に接続されると共に
ＮＯＲ回路１０の第１入力端子１０ａに接続され、また
ＮＡＮＤ回路９の第２入力端子９ｂにはインバータ１１
の出力端子が接続、され、−このインバータ１１０入力
端子は前記ＮＯＲ回路１０の第２入力端子１０ｂに接続
されると恭に制御信号入力端子１２に接続されている。
代えてＮＡＮＤ回路９を、またインバータ４に代えてＮ
ＯＲ回路ｌＯを接続すると共にこれらをインバータｌｌ
’ｔ−介して制御信号で制御するようにしたものでおる
。すなわち、インバータ２の出力端子にＮＡＮＤ回路９
の第１入力端子９ａが接続されその出力端子は抵抗５，
４を介してインバータｌの入力端子に接続されると共に
ＮＯＲ回路１０の第１入力端子１０ａに接続され、また
ＮＡＮＤ回路９の第２入力端子９ｂにはインバータ１１
の出力端子が接続、され、−このインバータ１１０入力
端子は前記ＮＯＲ回路１０の第２入力端子１０ｂに接続
されると恭に制御信号入力端子１２に接続されている。
このように構成されたＣＲ発振回路は、端子１２がＬレ
ベルのとき第１の実施例の回路と等価になる（以下、Ｎ
ＡＮＤ回路９およびＮＯＲ回路１０は共に正論理動作と
する）。すなわち、ＮＡＮＤ回路９の第２入力端子９ａ
はインノく一夕１１によって反転してＨレベルになるた
めこのＮＡＮＤ回路９はインバータ３の役目金、またＮ
ＯＲ回路１０はその第２入力端子１０ｂがＬレベルであ
るためインバータ７としての機能を果たすものである。
ベルのとき第１の実施例の回路と等価になる（以下、Ｎ
ＡＮＤ回路９およびＮＯＲ回路１０は共に正論理動作と
する）。すなわち、ＮＡＮＤ回路９の第２入力端子９ａ
はインノく一夕１１によって反転してＨレベルになるた
めこのＮＡＮＤ回路９はインバータ３の役目金、またＮ
ＯＲ回路１０はその第２入力端子１０ｂがＬレベルであ
るためインバータ７としての機能を果たすものである。
次に端子１２がＨレベルのときには、インノ（−タ１１
の出力はＬレベルで、ＮＡＮＤ回路９の出力ｔａ 常ｖ
ｃ Ｈレベルとなって回路の発振は停止する。
の出力はＬレベルで、ＮＡＮＤ回路９の出力ｔａ 常ｖ
ｃ Ｈレベルとなって回路の発振は停止する。
そしてこの条件下ではインノ（−タｌの入力はＨレベル
となυ、その出力はＬレベルとなる。さらに端子１２が
ＨレベルであるからＮＯＲ回路ｌＯの出力端子はＬレベ
ルとなり発振が停止しているとき抵抗８に電流が流れな
い。従って端子１２をＨレベルにすることにより、スタ
ンノ（イ時の消費電力を低く抑えることができる。
となυ、その出力はＬレベルとなる。さらに端子１２が
ＨレベルであるからＮＯＲ回路ｌＯの出力端子はＬレベ
ルとなり発振が停止しているとき抵抗８に電流が流れな
い。従って端子１２をＨレベルにすることにより、スタ
ンノ（イ時の消費電力を低く抑えることができる。
（発明の効果）
以上説明したように、この発明のＣＲ発振回路によれば
、２段に直列接続されたインノ（−夕と少なくともイン
バータ機能を有する奇数段目および偶数段目の論理回路
左を直列接続してなるＣＲ発振回路の初段のインバータ
の出力端子にその偶数段目の論理回路の出力を抵抗を介
して接続するようにし７’ｃ（ｐで、低電圧においても
発振周波数の安定が実現できる。また、前述し７た奇数
段目の論理回路をＮＡＮＤ回路に、偶数段目の論理回路
をＮＯＲ回路としてこれらをインノく一夕を介して制御
信号で制御するよう構成すれば、消費電力の減少が図れ
る。そし、、て本発明のＣＲ発振回路鵬例えば電池で動
作するメロディ−用のＩＣ（Ｄ発振回路、すなわちメロ
ディ、−の音程を安定させる用途笠、低電圧でも一定の
発振周波数を要求される回路に容易に利用できる。
、２段に直列接続されたインノ（−夕と少なくともイン
バータ機能を有する奇数段目および偶数段目の論理回路
左を直列接続してなるＣＲ発振回路の初段のインバータ
の出力端子にその偶数段目の論理回路の出力を抵抗を介
して接続するようにし７’ｃ（ｐで、低電圧においても
発振周波数の安定が実現できる。また、前述し７た奇数
段目の論理回路をＮＡＮＤ回路に、偶数段目の論理回路
をＮＯＲ回路としてこれらをインノく一夕を介して制御
信号で制御するよう構成すれば、消費電力の減少が図れ
る。そし、、て本発明のＣＲ発振回路鵬例えば電池で動
作するメロディ−用のＩＣ（Ｄ発振回路、すなわちメロ
ディ、−の音程を安定させる用途笠、低電圧でも一定の
発振周波数を要求される回路に容易に利用できる。
第１図は従来のＣＲ発振回路の回路図、第２図はこの発
明のＣＲ発振回路の第１の実施例を示す回路図、第３図
はこの発明の第２の実施例を示す回路図、第４図は第１
図および第２図のａ点での発振波形全示す図、第５図は
第１図および第２図のｂ点での発振波形を示す図、第６
図は従来のＣＲ発振回路およびこの発明のＣＲ発振回路
の発振周波数と印加電圧との関係を示す図である。 −１・・・第１のインバータ、２・・・第２のインノく
一タ、３・・・第１の論理回路、５・・・第１の抵抗、
６・・・コンデンサ、７・・・第２の論理回路、８・・
・第２の抵抗、９・・・ＮＡＮＤ回路、９ａ・・・第１
入力端子、９ｂ・・・第２入力端子、１０・・・ＮＯＲ
回路、ｌｏａ・・・第１入力端子、ｆｏｂ・・・第２入
力端子、１１・・・インノ（−タ、１２・・・制御信号
入力端子。 第 １ 図 第 ２ （− 第 、３ 図 ｔｌ ４ し＾ 手続補正書 昭和 ５雌 １１月 ２１日 特許庁長官志賀 学 殿 １、事件の表示 昭和５９年特 許 願第 ２８６４２ 号２、発明の名
称 ＣＲ発振回路 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自発的）６
、補正の対象 明細書の特許請求の範囲１尭明の詳細な説明および図面
の簡単な説明の各欄、図面 ７、補正の内容 別紙の通り 、ρ＼、 （１）明細書の特許請求の範囲を別紙の通シ訂正する。 （２） 同３頁４行の「奇数・・・・・・である」を削
除する。 （３） 同頁１５〜１７行の「インバータ・・・・・・
発生するが、」を削除する。 （４）同４頁６行の「範囲の上限に近い値」を「標準値
」と訂正する・。 （５） 同６頁２〜５行の「２段に・・・・・・インバ
ータ」を１インバ一タ機能を有する論理回路をｎ段（ｎ
＞３ ）＠列接続してなるＣＲ発振回路の初段の論理回
路」と訂正する。 （６）同頁１２〜１３行の１に設けられた第２」を削除
する。 （７） 同８頁１５行の「４に代えて」を「７に代えて
」と訂正する。 （８）同９頁１１行の「９ａ」を「９ｂ」と訂正する。 （９） 同１０頁８〜１１行の「２段に・・・・・・イ
ンバータ」を「インバータ機能を有する論理回路をｎ段
（ｎ＞３）直列接続してなるＣＲ発振回路の初段の論理
回路」と訂正する。 αｑ 同１１頁１２〜１３行の「１・・・第１のインノ
Ｚ−タ・・・３・・・第１の論理回路」を「１・・・第
１段目の論理回路、２・・・第２段目の論理回路、３・
・・第３段目の論理回路」と訂正する。 （ロ）同頁１４行の「第２の論理回路」を「第４段目の
論理回路」と訂正する。 ＠ 図面の第４図および第５図を別紙の通９訂正する。 ２、特許請求の範囲 （２）直列接続された第１段目の論理回路と第２稼−目
の論理回路、この第２段目の論理回路の出力端子と前記
第１段目の論理回路の入力端子との間に接続されたコン
デンサ、前記第２一段目の論理回路の出力端子にその第
１入力端子が接続されたＮＡＮＤ回路、とのＮＡＮＤ回
路の出力端子と前記第１区目の論理回路の入力端子との
間に接続された第１の抵抗、前記ＮＡＮＤ回路の出力端
子にその第１入力端子が接続されたＮＯＲ回路、このＮ
ＯＲ回路の第２入力端子と制御信号入力端子とにその入
力端子が接続されかつ出力端子が前記ＮＡＮＤ回路の第
２入力端子に接続されたイン／９−タ、前記ＮＯＲ回路
の出力端子と前記第１茎−」ｐ−陰−Ｍ−同一路−の出
力端子との間に接続された第２の抵抗を備えてなるＣＲ
発振回路。 第４図 第５ｔＡ
明のＣＲ発振回路の第１の実施例を示す回路図、第３図
はこの発明の第２の実施例を示す回路図、第４図は第１
図および第２図のａ点での発振波形全示す図、第５図は
第１図および第２図のｂ点での発振波形を示す図、第６
図は従来のＣＲ発振回路およびこの発明のＣＲ発振回路
の発振周波数と印加電圧との関係を示す図である。 −１・・・第１のインバータ、２・・・第２のインノく
一タ、３・・・第１の論理回路、５・・・第１の抵抗、
６・・・コンデンサ、７・・・第２の論理回路、８・・
・第２の抵抗、９・・・ＮＡＮＤ回路、９ａ・・・第１
入力端子、９ｂ・・・第２入力端子、１０・・・ＮＯＲ
回路、ｌｏａ・・・第１入力端子、ｆｏｂ・・・第２入
力端子、１１・・・インノ（−タ、１２・・・制御信号
入力端子。 第 １ 図 第 ２ （− 第 、３ 図 ｔｌ ４ し＾ 手続補正書 昭和 ５雌 １１月 ２１日 特許庁長官志賀 学 殿 １、事件の表示 昭和５９年特 許 願第 ２８６４２ 号２、発明の名
称 ＣＲ発振回路 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自発的）６
、補正の対象 明細書の特許請求の範囲１尭明の詳細な説明および図面
の簡単な説明の各欄、図面 ７、補正の内容 別紙の通り 、ρ＼、 （１）明細書の特許請求の範囲を別紙の通シ訂正する。 （２） 同３頁４行の「奇数・・・・・・である」を削
除する。 （３） 同頁１５〜１７行の「インバータ・・・・・・
発生するが、」を削除する。 （４）同４頁６行の「範囲の上限に近い値」を「標準値
」と訂正する・。 （５） 同６頁２〜５行の「２段に・・・・・・インバ
ータ」を１インバ一タ機能を有する論理回路をｎ段（ｎ
＞３ ）＠列接続してなるＣＲ発振回路の初段の論理回
路」と訂正する。 （６）同頁１２〜１３行の１に設けられた第２」を削除
する。 （７） 同８頁１５行の「４に代えて」を「７に代えて
」と訂正する。 （８）同９頁１１行の「９ａ」を「９ｂ」と訂正する。 （９） 同１０頁８〜１１行の「２段に・・・・・・イ
ンバータ」を「インバータ機能を有する論理回路をｎ段
（ｎ＞３）直列接続してなるＣＲ発振回路の初段の論理
回路」と訂正する。 αｑ 同１１頁１２〜１３行の「１・・・第１のインノ
Ｚ−タ・・・３・・・第１の論理回路」を「１・・・第
１段目の論理回路、２・・・第２段目の論理回路、３・
・・第３段目の論理回路」と訂正する。 （ロ）同頁１４行の「第２の論理回路」を「第４段目の
論理回路」と訂正する。 ＠ 図面の第４図および第５図を別紙の通９訂正する。 ２、特許請求の範囲 （２）直列接続された第１段目の論理回路と第２稼−目
の論理回路、この第２段目の論理回路の出力端子と前記
第１段目の論理回路の入力端子との間に接続されたコン
デンサ、前記第２一段目の論理回路の出力端子にその第
１入力端子が接続されたＮＡＮＤ回路、とのＮＡＮＤ回
路の出力端子と前記第１区目の論理回路の入力端子との
間に接続された第１の抵抗、前記ＮＡＮＤ回路の出力端
子にその第１入力端子が接続されたＮＯＲ回路、このＮ
ＯＲ回路の第２入力端子と制御信号入力端子とにその入
力端子が接続されかつ出力端子が前記ＮＡＮＤ回路の第
２入力端子に接続されたイン／９−タ、前記ＮＯＲ回路
の出力端子と前記第１茎−」ｐ−陰−Ｍ−同一路−の出
力端子との間に接続された第２の抵抗を備えてなるＣＲ
発振回路。 第４図 第５ｔＡ
Claims (2)
- （１）直列接続された第１のインバータと第２のインバ
ータ、この第２のインバータの出力端子と前記第１のイ
ンバータの入力端子との間に接続されたコンデンサ、前
記第２のインバータと直列接続された奇数段目の少なく
ともインバータ機能を有する第ｌの論理回路、この第１
の論理回路の出力端子と前記第１のインバータの入力端
子との間に接続された第１の抵抗、前記第１の論理回路
の出力端子にその入力端子が接続された偶数段目の少な
くともインバータ機能を有する第２の論理回路、この第
２の論理回路の出力端子と前記第１のインバータの出力
端子との間に接続された第２の抵抗を備えてなるＣＲ発
１回路。 - （２）直列接続された第１のインバータと第２のインバ
ータ、この第２のインバータの出力端子と前記第１のイ
ンバータの入力端子との間に接続されたコンデンサ、前
記第２のインバータの出力端子にその第１入力端子が接
続されたＮＡＮＤ回路、このＮＡＮＤ回路の出力端子と
前記第１のインバータの入力端子との間に接続された第
１の抵抗、前記ＮＡＮＤ回路の出力端子にその第１入力
端子が接続されたＮＯＲ回路、このＮＯＲ回路の第２入
力端子と制御信号入力端子とにその入力端子が接続され
かつ出力端子が前記ＮＡＮＤ回路の第２入力端子に接続
されたインバータ、前記ＮＯＲ回路の出力端子と前記第
１のインバータの出力端子との間に接続された第２の抵
抗を備えてなるＣＲ発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028642A JPS60173918A (ja) | 1984-02-20 | 1984-02-20 | Ｃｒ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028642A JPS60173918A (ja) | 1984-02-20 | 1984-02-20 | Ｃｒ発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60173918A true JPS60173918A (ja) | 1985-09-07 |
| JPH0257731B2 JPH0257731B2 (ja) | 1990-12-05 |
Family
ID=12254171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028642A Granted JPS60173918A (ja) | 1984-02-20 | 1984-02-20 | Ｃｒ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173918A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6280432U (ja) * | 1985-11-07 | 1987-05-22 | ||
| US7271670B2 (en) | 2004-11-10 | 2007-09-18 | Matsushita Electric Industrial Co., Ltd. | CR oscillation circuit |
-
1984
- 1984-02-20 JP JP59028642A patent/JPS60173918A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6280432U (ja) * | 1985-11-07 | 1987-05-22 | ||
| US7271670B2 (en) | 2004-11-10 | 2007-09-18 | Matsushita Electric Industrial Co., Ltd. | CR oscillation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0257731B2 (ja) | 1990-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5220216A (en) | Programmable driving power of a CMOS gate | |
| US4891609A (en) | Ring oscillator | |
| US5182529A (en) | Zero crossing-current ring oscillator for substrate charge pump | |
| US5723986A (en) | Level shifting circuit | |
| US4996443A (en) | Integrated circuit for level shift | |
| JPH06152334A (ja) | リングオシレータおよび定電圧発生回路 | |
| JPH10242812A (ja) | 半導体回路 | |
| US4370628A (en) | Relaxation oscillator including constant current source and latch circuit | |
| JPS60173918A (ja) | Ｃｒ発振回路 | |
| JPS5941609B2 (ja) | 相補ｍｏｓ回路装置 | |
| JP3601901B2 (ja) | 昇圧回路 | |
| JPH0261821B2 (ja) | ||
| JPS59175218A (ja) | Ｃｍｏｓインバ−タ | |
| JPH0661801A (ja) | 発振器 | |
| JP2014075763A (ja) | 温度周波数変換回路及び温度補償型発振回路 | |
| JPH1127137A (ja) | 半導体集積回路 | |
| JP2885670B2 (ja) | Ｃｒ発振回路 | |
| JP2002091591A (ja) | 定電圧出力装置 | |
| JP3077664B2 (ja) | 入力回路 | |
| JP2891832B2 (ja) | Ｌｃｄドライバー回路 | |
| JPH09181597A (ja) | レベルシフト回路 | |
| JPS61264596A (ja) | 読み出し専用メモリ | |
| JPH0411046B2 (ja) | ||
| JPH0262111A (ja) | 半導体装置 | |
| JPH05199081A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |