JPS60167349A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60167349A JPS60167349A JP2224284A JP2224284A JPS60167349A JP S60167349 A JPS60167349 A JP S60167349A JP 2224284 A JP2224284 A JP 2224284A JP 2224284 A JP2224284 A JP 2224284A JP S60167349 A JPS60167349 A JP S60167349A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor substrate
- nitriding
- stress
- selective heat
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は半導体集積回路装置にかがり、とくに樹脂封止
型の容器に収容する半導体集積回路装置の構造に関する
ものである。
型の容器に収容する半導体集積回路装置の構造に関する
ものである。
現在、半導体素子の容器としては、特別に胃い信頼度を
必要とする分野で使用されるものを除いては、安価な樹
脂封止型が多く用いられている。
必要とする分野で使用されるものを除いては、安価な樹
脂封止型が多く用いられている。
しかしながら樹脂は硬化する際に収縮する性質かもｈ７
−〃）ムＪ射詣屯Ｆ市亡七奇球す返イ太去４隨ＦｒＦＴ
十萌；加わり、また使用時等に発生する熱による樹脂等
で更に応力が關くなる事がある。
−〃）ムＪ射詣屯Ｆ市亡七奇球す返イ太去４隨ＦｒＦＴ
十萌；加わり、また使用時等に発生する熱による樹脂等
で更に応力が關くなる事がある。
一方、半導体集積回路装置の製造技術の同上により、従
来に比べて大きな半２８体チップが製造される様になフ
、この様な大きな半４を体チップ？！−樹脂封止した場
合、第６図に示すように大きなｊ１４、力６−ｃが樹脂
部６−ｂから半導体チップ６−ａＫ加わり、特に応力が
大きくなる対角祿方同の半導体チップの四隅の部分で配
線が応力により断線しタリ、パッシベーションＩＮにク
ラ１．りが入り、樹脂は水分を透過させるので侵入して
きた水分により内部金属配線が腐蝕したりする欠点が生
じてきた。
来に比べて大きな半２８体チップが製造される様になフ
、この様な大きな半４を体チップ？！−樹脂封止した場
合、第６図に示すように大きなｊ１４、力６−ｃが樹脂
部６−ｂから半導体チップ６−ａＫ加わり、特に応力が
大きくなる対角祿方同の半導体チップの四隅の部分で配
線が応力により断線しタリ、パッシベーションＩＮにク
ラ１．りが入り、樹脂は水分を透過させるので侵入して
きた水分により内部金属配線が腐蝕したりする欠点が生
じてきた。
不発ＥＪ８Ｊは前記の欠点を除去した半導体集積１φ１
路を提供すること全目的としたもので、その特徴は半導
体チップの周辺部の絶縁膜とくに平面形成状における四
隅の絶線膜たとえば素子分離領域の浅化膜の１部を通常
よシ厚く形成し、上記酸化膜全応力のストッパーとして
使用したことである。
路を提供すること全目的としたもので、その特徴は半導
体チップの周辺部の絶縁膜とくに平面形成状における四
隅の絶線膜たとえば素子分離領域の浅化膜の１部を通常
よシ厚く形成し、上記酸化膜全応力のストッパーとして
使用したことである。
第１図に従来の半導体チップの断面の−例全示し、第２
図に本発明による実施例半導体チップの断面の一例を示
す。ｌ−ａ及び２−ａは半導体基板、１−ｂ及び２−ｂ
、２−ｂ’は素子分離用酸化膜１１−Ｃ及び２−Ｃはパ
ッシベーション膜。
図に本発明による実施例半導体チップの断面の一例を示
す。ｌ−ａ及び２−ａは半導体基板、１−ｂ及び２−ｂ
、２−ｂ’は素子分離用酸化膜１１−Ｃ及び２−Ｃはパ
ッシベーション膜。
１−ｄ及び２−ｄは金属配線である。
従来は第１図のｌ−ｄの配線及びその周囲の１−Ｃのパ
ッシベーション膜は第６図の応力を直に側面から受けて
おフ、応力が大きい場合に前記の断線、クラックを生じ
やすかった。これに対して本発明の実施例の第２図にお
いて内側の２−ｂ′は従来のフィールド絶縁膜の厚さに
なっているがその外側の２−ｂの酸化膜が応力のストッ
パーとなっておフ、応力が高い場合にも２−ｄの配線。
ッシベーション膜は第６図の応力を直に側面から受けて
おフ、応力が大きい場合に前記の断線、クラックを生じ
やすかった。これに対して本発明の実施例の第２図にお
いて内側の２−ｂ′は従来のフィールド絶縁膜の厚さに
なっているがその外側の２−ｂの酸化膜が応力のストッ
パーとなっておフ、応力が高い場合にも２−ｄの配線。
２−ｃのパッシベーション膜は保護される。２−ｂの酸
化膜は既知の選択酸化法で形成すると、半導体基板に酸
化膜が食い込む為、応力は半導体基板２−ａに伝達され
る。
化膜は既知の選択酸化法で形成すると、半導体基板に酸
化膜が食い込む為、応力は半導体基板２−ａに伝達され
る。
次に本発明の実施例の製造方法について述べる。
まずシリコン半導体基板の表面に窒化膜を形成し、応力
のストッパーとなるべき部分の窒化膜を既知の７オトレ
ジストヲ用いた選択的エツチングによシ除くと第３図の
様になる。ここで３−ａは半導体基板、３−６は所望の
部分のみ除いた窒化膜である。次に選択的熱酸化を行な
い厚い絶縁膜４−Ｃを形成し、続いて通常の分離領域と
なる部分の窒化膜を除くと第４図の様になる。ここで４
−ａは半導体基板、４−ｂは所望の部分を除いた窒化膜
、４−Ｃは選択的熱酸化によって形成した厚い酸化膜で
ある。さらにこれを選択的熱酸化全行ない第５図の様に
なる５−ａは半導体基板、５−ｂは窒化膜、５−Ｃ′は
通常の厚さの選択的熱酸化膜であり、５−Ｃはそれより
厚い熱酸化膜である。これで不発明の構造が得られる。
のストッパーとなるべき部分の窒化膜を既知の７オトレ
ジストヲ用いた選択的エツチングによシ除くと第３図の
様になる。ここで３−ａは半導体基板、３−６は所望の
部分のみ除いた窒化膜である。次に選択的熱酸化を行な
い厚い絶縁膜４−Ｃを形成し、続いて通常の分離領域と
なる部分の窒化膜を除くと第４図の様になる。ここで４
−ａは半導体基板、４−ｂは所望の部分を除いた窒化膜
、４−Ｃは選択的熱酸化によって形成した厚い酸化膜で
ある。さらにこれを選択的熱酸化全行ない第５図の様に
なる５−ａは半導体基板、５−ｂは窒化膜、５−Ｃ′は
通常の厚さの選択的熱酸化膜であり、５−Ｃはそれより
厚い熱酸化膜である。これで不発明の構造が得られる。
不発明によれば大きなチップを安価な樹脂封止容器に信
頼性を落とすことなく収容できる。このような構造は半
導体チップの平面形状での四偶には大きな応力がかかる
から必要であるが、半導体チップの素子領域の全周囲す
なわち半導体チップの全周辺部に設けるとさらに信頼性
が高まる。
頼性を落とすことなく収容できる。このような構造は半
導体チップの平面形状での四偶には大きな応力がかかる
から必要であるが、半導体チップの素子領域の全周囲す
なわち半導体チップの全周辺部に設けるとさらに信頼性
が高まる。
第１図は従来の半導体チップの周辺部の構造の例を示す
図である。第２図は本発明の実施例による半導体チップ
の周辺部の構造を示す図である。 第３図から第５図は不発明の実施例の製法を工程順に示
した図である。第６図は樹脂制止された半導体チップと
、応力の同きと大きさを表わした図である。 尚、図において、 １−ａ、２−ａ、３−ａ、４−ａ、５−ａ、６−ａ・・
・・・・半導体基板、１−ｂ、２−ｂ、２−ｂ’。 ４−ｃ、５−ｃ、５−ｃ’・・・・・・熱酸化シリコン
膜。 １−ｃ、２−ｃ・・・・・・パッシベーション膜、１−
ｄ。 ２−ｄ・・・・・・金属配線、３−ｂ、４−ｂ、５−ｂ
・・・・・・窒化シリコン膜、６−ｂ・・・・・・封止
樹脂、６−Ｃ・・・・・・応力の同きと大きさ。 第１ 回 ／−ａ 茅２ 回 −Ｃ ２−ｂ’ ２−（１ 第３ 図 手４図 牟Ｓ 図 捲ＣＩ２′Ｉ
図である。第２図は本発明の実施例による半導体チップ
の周辺部の構造を示す図である。 第３図から第５図は不発明の実施例の製法を工程順に示
した図である。第６図は樹脂制止された半導体チップと
、応力の同きと大きさを表わした図である。 尚、図において、 １−ａ、２−ａ、３−ａ、４−ａ、５−ａ、６−ａ・・
・・・・半導体基板、１−ｂ、２−ｂ、２−ｂ’。 ４−ｃ、５−ｃ、５−ｃ’・・・・・・熱酸化シリコン
膜。 １−ｃ、２−ｃ・・・・・・パッシベーション膜、１−
ｄ。 ２−ｄ・・・・・・金属配線、３−ｂ、４−ｂ、５−ｂ
・・・・・・窒化シリコン膜、６−ｂ・・・・・・封止
樹脂、６−Ｃ・・・・・・応力の同きと大きさ。 第１ 回 ／−ａ 茅２ 回 −Ｃ ２−ｂ’ ２−（１ 第３ 図 手４図 牟Ｓ 図 捲ＣＩ２′Ｉ
Claims (1)
- 半導体チップの周辺部の少くとも平面形状における角隅
部において、絶縁膜の外側の一部が、その内部よフ厚く
形成されている事を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224284A JPS60167349A (ja) | 1984-02-09 | 1984-02-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224284A JPS60167349A (ja) | 1984-02-09 | 1984-02-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60167349A true JPS60167349A (ja) | 1985-08-30 |
Family
ID=12077320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224284A Pending JPS60167349A (ja) | 1984-02-09 | 1984-02-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167349A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5780352A (en) * | 1995-10-23 | 1998-07-14 | Motorola, Inc. | Method of forming an isolation oxide for silicon-on-insulator technology |
| US5789306A (en) * | 1996-04-18 | 1998-08-04 | Micron Technology, Inc. | Dual-masked field isolation |
| US6387777B1 (en) | 1998-09-02 | 2002-05-14 | Kelly T. Hurley | Variable temperature LOCOS process |
| US7229895B2 (en) | 2005-01-14 | 2007-06-12 | Micron Technology, Inc | Memory array buried digit line |
| US7247570B2 (en) | 2004-08-19 | 2007-07-24 | Micron Technology, Inc. | Silicon pillars for vertical transistors |
| US7285812B2 (en) | 2004-09-02 | 2007-10-23 | Micron Technology, Inc. | Vertical transistors |
| US7368344B2 (en) | 2004-12-13 | 2008-05-06 | Micron Technology, Inc. | Methods of reducing floating body effect |
| US7371627B1 (en) | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
| US7510954B1 (en) | 2005-05-13 | 2009-03-31 | Micron Technology, Inc. | Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
-
1984
- 1984-02-09 JP JP2224284A patent/JPS60167349A/ja active Pending
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5780352A (en) * | 1995-10-23 | 1998-07-14 | Motorola, Inc. | Method of forming an isolation oxide for silicon-on-insulator technology |
| US5789306A (en) * | 1996-04-18 | 1998-08-04 | Micron Technology, Inc. | Dual-masked field isolation |
| US5909630A (en) * | 1996-04-18 | 1999-06-01 | Micron Technology, Inc. | Dual-masked isolation |
| US6103020A (en) * | 1996-04-18 | 2000-08-15 | Micron Technology, Inc. | Dual-masked field isolation |
| US6387777B1 (en) | 1998-09-02 | 2002-05-14 | Kelly T. Hurley | Variable temperature LOCOS process |
| US7247570B2 (en) | 2004-08-19 | 2007-07-24 | Micron Technology, Inc. | Silicon pillars for vertical transistors |
| US8629533B2 (en) | 2004-08-19 | 2014-01-14 | Micron Technology, Inc. | Pillars for vertical transistors |
| US7413480B2 (en) | 2004-08-19 | 2008-08-19 | Micron Technology, Inc. | Silicon pillars for vertical transistors |
| US8847298B2 (en) | 2004-08-19 | 2014-09-30 | Micron Technology, Inc. | Pillars for vertical transistors |
| US7521322B2 (en) | 2004-09-02 | 2009-04-21 | Micron Technology, Inc. | Vertical transistors |
| US7285812B2 (en) | 2004-09-02 | 2007-10-23 | Micron Technology, Inc. | Vertical transistors |
| US7368344B2 (en) | 2004-12-13 | 2008-05-06 | Micron Technology, Inc. | Methods of reducing floating body effect |
| US7626223B2 (en) | 2004-12-13 | 2009-12-01 | Micron Technology, Inc. | Memory structure for reduced floating body effect |
| US7601608B2 (en) | 2005-01-14 | 2009-10-13 | Micron Technologies, Inc. | Memory array buried digit line |
| US7768073B2 (en) | 2005-01-14 | 2010-08-03 | Micron Technology, Inc. | Memory array buried digit line |
| US8102008B2 (en) | 2005-01-14 | 2012-01-24 | Micron Technology, Inc. | Integrated circuit with buried digit line |
| US7368365B2 (en) | 2005-01-14 | 2008-05-06 | Wells David H | Memory array buried digit line |
| US7229895B2 (en) | 2005-01-14 | 2007-06-12 | Micron Technology, Inc | Memory array buried digit line |
| US7525141B1 (en) | 2005-05-13 | 2009-04-28 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
| US7510954B1 (en) | 2005-05-13 | 2009-03-31 | Micron Technology, Inc. | Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines |
| US7371627B1 (en) | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2083283A (en) | Resin molded type semiconductor device | |
| JPS60167349A (ja) | 半導体集積回路装置 | |
| EP0318954B1 (en) | Semiconductor device having a composite insulating interlayer | |
| JPH0955440A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR960011464B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR900001652B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPS62193263A (ja) | 樹脂封止型半導体装置 | |
| JPH06267935A (ja) | 半導体装置の製造方法 | |
| JPS60109248A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6195556A (ja) | 半導体装置 | |
| JPH02125638A (ja) | 半導体集積回路装置 | |
| JPS6239025A (ja) | 半導体装置の製造方法 | |
| JPS6153858B2 (ja) | ||
| JPS5451783A (en) | Manufacture of mos-type semiconductor device | |
| JPH03263325A (ja) | 半導体装置 | |
| KR100192168B1 (ko) | 반도체 소자의 다층 금속 배선 형성방법 | |
| JPS5956734A (ja) | 半導体装置の製造方法 | |
| JPS6325932A (ja) | 樹脂封止型半導体装置 | |
| JPH06112102A (ja) | 半導体装置 | |
| JPS60213027A (ja) | 半導体装置の製造方法 | |
| KR19980054448A (ko) | 반도체 소자의 제조 방법 | |
| JPH03159125A (ja) | 半導体装置 | |
| JPH04263467A (ja) | 半導体装置 | |
| JPS57152144A (en) | Semiconductor device | |
| JPS58116753A (ja) | 半導体装置 |