JPS60166982A

JPS60166982A - 文字表示装置の制御方式

Info

Publication number: JPS60166982A
Application number: JP59021654A
Authority: JP
Inventors: 清和西岡; 一秀西山; 舘内　嗣治
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-02-10
Filing date: 1984-02-10
Publication date: 1985-08-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、文字表示装置に係り、特に表示用メモリであ
るキャラクタジェネレータ（以後ＣＧと称す）を用いた
表示装置において、表示画面の高品質化に好適な表示方
式に関するものである。

〔発明の背景〕

近年、バーンナルコンビエータの表示系カ高機能化を要
求され、１チツプ化された中央演算処理回路（マイクロ
プロセッサ、以下ＭＰＵと略丁゛）の限られた機能をう
まく利用する事等により、高精細表示が実現している。

この様な高精細化は、今後もさらに進むと考えられ、そ
れに伴い、画面品質向上の要求が、−珈強まる事は必至
である。

この要求に対して、高品質表示を可能にするため、文字
表示にＣＧと呼ばれるＲＯＭ　（几ｅａｄ　ＯｎｌｙＭ
ｅｍＯｒｙ）を用いる方法がある。ＣＧに記憶されてい
るデータは、文字フォントであり、文字コードをアドレ
スとして与えると、その文字コードに対応するデータ、
つまり、文字パターンが出力される。この様なＣＧ方式
は、ビットマツプ方式と呼ばれている。表示用メモリに
文字パターンをドツト単位で格納しておき、表示する際
にドツト単位で表示用メモリから読み出す方式に比較す
ると、表示処理が速く、高精細表示を可能にするた゛め
画面品質が向上するという点で、すぐれている。本発明
は、この様な表示装置の残された欠点を更に改善し、高
品質表示への対応を考えたものである。そこで、本発明
の説明に先立ち、第１図、第２図、第４図を用いて、上
記従来技術と、その欠点について説明する。

第１図は、パーソナルコンピュータにおける従来のＣＧ
方式を採用した表示系回路のブロック図であり、１はＭ
ＰＵ、２はアドレスバス、３はデータバス、４はＭＰＵ
の読書動作を示す読書制御信号（以下Ｒ／Ｗ線と称す）
である。また、５は表示に必要な回路のアドレスをデコ
ードするアドレステコーダ、６は表示のための各種タイ
ミング信号を発生するＣＲＴ　（Ｃａｔｈｏｄｅ　Ｒａ
ｙ　Ｔｕｂｅ　）制御回路（以下ＣＲＴＣと称す）、７
はＭＰＵアドレスバス２やＲ／Ｗ線４とＣＲＴＣ６から
の表示アドレス信号線８とを表示タイミング信号、ｉｌ
ｉ！９で供給される信号によって切り換えるマルチプレ
クサである。さらに、１０は表示用メモリ、１１はＣＧ
。

１２は、表示部１３が入力できる信号に変換する並直列
変換回路である。また、１４は発振回路、１５はＣＲＴ
Ｃ６と並直列変換回路１２を制御するタイミング制御回
路である。

また、第２図は、ＣＢ、ＴＣ６が表示アドレスを出力し
てから、表示用メモリ１０より文字コードを読み出し、
さらにＣＧ１１が出力した表示データな蓋面列変換する
までのタイミングチャートを示した図である。

第１図において、発振回路１４は、本表示系回路のドツ
ト単位の周期を持つクロック（以下ドツトクロックと称
す）を発生している。また、タイミング制御回路１５は
、このドツトクロックを２ｓ分周したクロック（以下キ
ャラクタクロックと称す）をＣＲＴＣ６に供給している
。ここで、ドツトクロックとキャラクタクロックの関係
は第２図に示した通りであり、８ドツトを１キヤラクタ
にした理由を以下に説明する。本表示系回路は、ＭＰＵ
　１がバイト（８ビツト）単位を扱う場合を想定してい
るものであり、この場合、表示用メモリ１０がバイト単
位のメモリブロックとなるからである。また、表示用メ
モリ１０は、一画面を表示するに足る記憶容量を持って
いる。

具体的な例として、横方向８０字、縦方向２５行の６４
０ドツ）　Ｘ　２００ドツト高精細表示を考えた場合、
１文字８×８ドツトで構成すると最低限２にバイトの記
憶容量が必要になる。例えば、表示用メモリ１０を１６
にバイトＲＡＭ　（Ｒ，ａｎｄｏｍ　ＡｃｃｅｓｓＭｅ
ｍｏｒｙ　）により構成した場合、８画面分の記憶容量
を持つ事になる。

従って、本表示系回路において、表示用メモリ１０は、
ＣＲＴＣ６からキャラクタクロックに同期して発生する
各種タイミング信号によって、その記憶内容（文字コー
ド）がキャラクタクロック周期で読出される。次に、読
出されたキャラクタコードが、ＣＲＴＣ６から信号線１
６を経て与えられるラスタ（１文字が８ｘ８ドツトのた
め１行を８ラスクとする）情報と伴に、ＣＧ１１へ、ア
ドレスとして与えられる事により、その文字コードに対
応スる文字フォント８ラスタの中の１ラスク分の文字パ
ターン、つまり１バイトの表示データが並直列変換回路
１２へ出力される。並直列変換回路１２においては、タ
イミング制御回路１５より信号線１７を経て送られるＬ
ＯＡＤ信号により、１バイトの表示データを取り込み、
発振器１４から供給されるドツトクロックに同期させて
、取り込んだ１バイトの表示データを１ビツトずつ出力
する。表示部１３において、この並直列変換回路１２か
ら出力されるデータが、有効な可視情報となる。

また、ＭＰＵ　ｉは、表示用メモリ１０へ表示データ（
文字コード）の書込み又は更新を行うものでアドレスバ
ス２を介して、指定した番地と、データバス乙によって
データの入出力を行う。また、Ｒ／Ｗ線４は、このデー
タの入出力の方向を示す信号が出力される。マルチプレ
クサ７は、表示タイミング信号線９で供給される信号で
切り換えられ５表示用メモリ１０を駆動するための複合
アドレス信号及び複合Ｒ／Ｗ信号を複合アドレスバス１
８及び複合Ｒ／Ｗ線１９に出力する。

次に、第２図のタイミングチャートについて説明する。

前述した通り、１キヤラクタクロツクは８ドツトクロツ
クであり、ＣＲＴＣ６は、キャラクタクロックに同期し
て、表示アドレスを出力する。この表示アドレスは、表
示アドレスバス８，１８を介して表示用メモリ１０に与
えられ、さらに表示用メモリ１０から文字コードがＣＧ
１１へ与えられた後に、表示データ（１ラスタ分の文字
パターン）が出力される。従って、表示アドレスを表示
用メモリ１０に与えてから、ＣＧ　１１より表示データ
を出力するまでの時間をｔＡＣとして、１文字単位の表
示データは、表示アドレスを与えてからｔＡＣ後に確定
し、表示アドレスが変化すると同時に消える。さらに、
並直列変換回路１２において、信号線１７から送られる
１、ＯＡＤ信号がハイレベルの＠に表示データ（８ビッ
ト並列テータ）が取り込まれ、同時に並直列変換を開始
し、ドツトクロックに同期して、直列データ（可視情報
）を出力する。このような並直列変換回路１２は、例え
ば汎用ＴＴＬのシフトレジスタを用いて容易に実現可能
である。

り上述べた様な表示装置において、表示メモＩＪ１０の
１文字（８Ｘ８ドツト）に対応する記憶内容の更新を考
えた場合、ＭＰＵ　１が本来なら８バイトの情報を扱わ
なければならないが、ＣＧ方式のため、１バイトの情報
（１文字コード）を扱うだけで済む。従って、ＣＧ方式
採用の表示装置は８倍の処理速度になる。しかし、ＣＧ
方式の場合、実際の画面表示に関して次の様な欠点かあ
る。

第４図は、従来ＣＧ方式による画面表示を示している。

但し、１文字は８ドツト×８ドツトの構成である。同図
から明らかな様に、ＪとＩの間隔は４ドツト分、ＩとＨ
の間隔は６ドツト分、ＨとＭの間隔は２ドツト分であり
、文字と文字の間隔が一定でないため、表示画面の品質
を著しく低下させている。例えば、さらに高精細表示に
なり１文字が１６ドツトｘ　１６ドツトになったとして
も、文字と文字の間隔が一定でないと言う観点から見る
と、表示画面の品質向上にはならない。

〔発明の目的〕

本発明の目的は、この様な従来技術の欠点をなくすべく
、ＣＧ方式表示装置において、各文字に対して、固有の
幅で文字表示し、各表示文字の間隔を一定に保つ事によ
り、高品質画面表示を可能にした表示装置を提供する事
にある。

〔発明の概要〕

上記目的を達成するために、本発明は、各文字固有の幅
を持つ文字フォントが格納されたＣＧと、表示メモリに
格納している文字コードに対応した文字幅データを格納
する幅データメモリを設け、文字コードと同時に読出し
たその文字コードに対応する文字幅データにより、表示
データの読出し制御を行うとともに、並直列変換回路を
も制御し、可変幅の文字が表示可能になる様、構成した
ものである。

〔発明の実施例〕

以下、本発明を図面を用いて詳細に説明する。

第６図は、本発明の一実施例を示したもので、第１図と
同一機能を有する回路ブロックには、第１図と同一記号
を付しである。第６図において、２０は幅データメモリ
、２１は先入れ優先バッファ（以下、ＦＩＦＣす称す）
、２２はＦＩＦＯ２１への書込み制御回路、２３はＦＩ
ＦＯ２１からの読出し制御回路、２４は文字固有の幅を
持つ文字７オントが格納されているＣＧであり、第３図
は第６図の回路を説明するためのタイミングチャートで
ある。

また、第７図、第８図は、ＦＩＦＣＮｏのより詳細な構
成の一例である。さらに、第９図は、読出し制御回路２
３のより詳細な構成の一例であり、第１０図は、第９図
の回路を説明するためのタイミングチャートである。

先ず、第６図における回路の動作を説明する。

幅データメモリ２０には、表示アドレスバス８及び１Ｂ
を介して、与えられる表示アドレスに対して、表示メモ
リ１０の文字コードが格納されているアドレスと同じで
あるアドレス托、その文字コードに対応した文字幅デー
タを格納する。しかし、ＭＰＵ１のアドレスに対して、
表示用メモリ１０と幅データメモリ２０のアドレスは、
同一ではない。つまり、例えば表示アドレスが１０ビツ
ト。

ＭＰＵ　７ドレスが１６ビツトである時、ＭＰＵアドレ
スの下位１０ビツトに対してのみ、表示用メモリ１０と
幅データメモリ２０のアドレスを一致させておく。従っ
て、表示アドレスが与えられた時には、文字コードと同
時に、その文字コードｌｌ’ｉｌ応した文字幅データが
読出される事になる。また、文字フォントの幅が、５ド
ツト（１文字は５ドツト×８ドツト）から８ドツト（１
文字は８ドツト×８ドツト）まで、４段階に変化する場
合を考えると、１文字幅データは２ビツト必要になる。

つまり、例えば幅データφが５ドツト、１が６ドツト、
２が７ドツト、３が８ドツトの文字フォント幅を持つ事
を示す。以後、この例を前提ｌｌ′ｃｊる。

次に、ＦＩＦＯ２１について説明する。ＦＩＦＯ２１は
、一定周期で動作するＣＲＴＣ６から出力される表示ア
ドレスに従って、同一周期で読出される文字コード及び
文字幅データを貯えるものである。

つまり、並直列変換器１２において、５ピツトの並直列
変換と、８ビツトの並直列変換の場合を比較すると、次
の並列データが必要になる時間は、前者が５ドツトクロ
ツク分、後者が８ドツトクロツク分、それぞれ必要であ
り、文字コードを胱出す期間が一定でない。従って、一
定周期でしか読出しできない文字コードは、本実施例の
場合、最低５ドツト周期で読み出し、先読みした文字コ
ードは失われないように保持する必要かある。それは例
えば、８ドツト周期で文字コードを読出す場合を考える
と、もし読出された文字コードが５ドツト幅の文字フォ
ントであるとすると、並直列変換回路１２が５ビツトの
並直列変換後に、次の文字コードに対応した並列表示デ
ータを取り込もうとするが、その時点では３ドツト分待
たなければ要求するデータが得られなくなるからである
。具体的ＫＦＩＦＯ２１は信号線２５より、パルスが与
えられると、その時の文字コード及び幅データが順次保
持されていく。具体的に、本実施例は、横方向３２０ド
ツト、縦方向２５行（４００ドツト）の表示であるとし
、１水平期間単位で、文字コードと文字幅データの先読
みを考える。つまり、最悪の場合で１行全てが５ドツト
幅の文字表示になると、　ＦＩＦＯ２１は８０バイト（
文字コード用６４バイト十文字幅データ用１６バイト）
必要である。また、ＦＩＦＯ２１は１０ビツト（文字コ
ード８ビツト十文字幅データ２ビット）のメモリブロッ
クで構成する。またＦＩＦＤ２１は、信号線２６より与
えられる信号で、読出し制御が行なわれる。つまり、初
期状態では先頭アドレスのデータを出力しているが、信
号線２６からパルスが加わると順次アドレスがインクリ
メントしていき、そのアドレスに対応するデータが、次
のパルスが入るまで出力状態を保っている。また、Ｆ’
ＩＦＯ２１は、１水平期間のみデータを保持すればよい
ので、ＣＲＴＣ６から出力される水平同期信号線２７に
より、保持データがクリアされる。

以上述べた様なＦＩＦＯ２１を冥現する一例を第７図、
第８図を用いて、詳細に説明する。第７図において、第
６図と同一の回路ブロック及び信号線には、同一記号を
付しである。第７図は、ＦＩＦＯ２１の詳細ブｏｙり図
であり、　１００−１０！ｌは１６Ｘ１０ビツトのＦ’
ＩＦＯであり、１０６〜１０９は、　ＦＩＦＯｉ　ｏｏ
〜１０３の書込みクロック信号線、１１０〜１１３はＰ
ＩＦ０１００〜１０３の読出しクロック信号線、１１４
〜１１７はＦＩＦ０１ｏｏ〜１０３の出力イネーブル制
御信号線、１１８はＦＩＩｉ’０１００〜１０３及びカ
ウンタ１０４，１０５のクリア制御信号線である。１０
４，１０５は、カウンタ回路であり、初期状態では、掌
たけがノ・イ状態であるが、１６回クロックをカウント
後（社）だけがノ・イ状態となり、さらに１６回クロッ
クをカウント後ＱＣだけがハイ状態となり、さらに１６
回クロックをカウント後Ｑだけがノ・イ状態となり、さ
らに１６回カウントすると、ＱＡ−ＱＤ全てがロウ状態
になりクロックをカウントしなくなるが、信号線１１８
によりクリアされると再びカウント動作な始める。この
様なカウンタ回路は、汎用ＴＴＬのカウンタ及びゲート
を用いて容易に構成できる。

つまり、カウンタ１０４はＦＩＦＯ１００−１０３ノ書
込りＣ１７り制御回路、カラ’ｙ　夕１０５　＆！ＦＩ
ＦＯ１ｏｏ−１０３の読出し動作制御回路であり、これ
らは１６Ｘ１０ビツトのＦＩＦＯ１ｏ　ｏ−１０！ｌを
４個並列に並べて６４ｘ１０ビツトのＦＩＦＯとしての
機能を持たせるためのものである。

さらに、第８図は、１６×１０ヒツトＰＩＦＩＯ１ｏｏ
ノ詳細詳細回路図であり、第６図、第７図と同一回路ブ
ロック及び同一信号線には、同一記号を付しである。第
８図において、２００〜２０１は１６×４ピツ）ＦＩ川
であり、具体的な一例としては、’ＩＴＬ、ｌ、８Ｉ−
’Ｉ’Ｉ社５Ｎ７４１，８２４４がある。表示メモリ１
゜から読出される文字コードは、信号線２８のＤ７〜Ｄ
φであるとし、上位４ビツトＤ７〜Ｄ４　ハＰＩＦ’Ｃ
）２００のデータ入力端子へ、下位４ピツ）　Ｄ３〜Ｄ
φはＦＩＦ０２ｏ１のデータ入力端子へ、また、文字幅
デー　ｌ　Ｗｌ　、Ｗ＋は、ＦＩＦＯ２０２ｔｙ＞　ｆ
　−ｐ　入力端子へつながっている。さらに１ＦＩＦＯ
２ｎｏ〜２０２に関してＬＤＣＫは、データ人力クロッ
ク端子、ＵＮＣＫはデータ出力クロック端子、ＯＥは出
力イネーブル制御端子である。この様に、ｌ５Ｘ４ビツ
トのＦＩＦＯを４個直列に結ないで、１６Ｘ１０ピツト
（実際上１６ｘ１２　ヒラ）　）　（ｒ＞　ＦＩＦＯｌ
ｏｏを構成している。

次に、書込み制御回路２２について説明する。

書込み制御回路２２は、信号線６０を介して、４ドツト
クロツク周期の信号なＣＲＴＣｓに供給し、表示メモリ
１０と幅データメモリ２ｏから、文字コードと文字幅デ
ータを読み出す。さらに、書込み制御回路２２は信号線
２８に、有効なデータが出力されている期間に、信号＠
２５にクロックパルスを出力し、ＦＩＦＯ２１に文字コ
ードと文字幅データを順次保持していく。上記、一連の
ＦＩＦＯ２１への書込みタイミングチャートを第３図に
示した。

第３図において、明らかな様に信号線３ｏ及び２５の信
号はドツトクロックに同期した信号であり、書込み制御
（ロ）路２２は、例えば汎用ＴＴＬを用いて容易に実現
可能である。

次に、読出し制御回路２３について説明する。

制御回路２′５は、信号線２６を介して、ＦＩＦＯ２１
へ読出しクロックパルスを供給すると伴に、信号線１７
を介して並直列変換回路１２へＬＯＡＤ信号を供給する
。読出制御回路２３に関する詳細説明は、第９図と第１
０図を用いる。第９図において、第６図と同一回路ブロ
ック及び同一信号名には、同一符号を記入しである。第
９図において、３００はカウンタ回路であり、ＱＡ−Ｑ
Ｄは初期状態で、全てＬ状態である。臥は１回目のドツ
トクロック立上りエッヂでＨ状態、２回目の立上りエッ
ヂでＬ状態になり、以後繰り返しである。同様に、咄は
１回目でＨ状態、３回目でＬ状態、ＱＣは１回目でＨ状
態、５回目でＬ状態になり、以後それの繰返しである。

つまり、勉は２ドツトクロツク、□□□は４ドツトクロ
ツク、　ＱＣはＢドツトクロックカウントする。また、
３０１はクリア端子付エッヂタイプフリップフロッグ、
６０２はエッヂタイプフリップフロップである。読出制
御回路２３の詳細動作説明は、第１０図を用いて説明す
る。先ず、信号線２９には、文字幅データの情報が供給
されるが、実際には信号線２９０と２９１の状態により
、次の様に区別する。信号線２９０．２９１が共にＬ状
態の時は、５ビツト幅表示、信号線２９０が［Ｉ、２９
１がＬ状態の時は６ビツト幅表示、信号線２９０がり、
　２９１がＨ状態の時は７ビツト幅表示、信号線２９０
，２９１が共にＨ状態の時は、８ビツト幅表示である。

カウンタ３００が初期状態で、信号線２９が第１０図に
示した様に５ビツト表示の状態ならば、初期゛状態から
、５回目のドツトクロックの立上りエッヂの直後、信号
＠　３０３がＬ状態になり、フリップフロップ（以下、
ＦＦと称す）５０１の出力信号線２６がＨ状態になると
同時に、カウンタ３００をクリアし、初期抄態にもどる
。６回目のドツトクロックの立上りエッヂで、Ｆ、Ｆ、
ｓｏｌの出力信号線２６がＬ状態になる。信号線２６が
Ｈ状態からＬ状態になると、信号線２９へは、次に表示
する文字コードの幅データの情報が入って来る。第１０
図によると、信号線２９の状態は、６ビツト幅の文字表
示を示している。この時は、初期状態から６回目のドツ
トクロックの立上りエッヂの直後、前述と同様、信号線
６０６がＬ状態になり、Ｆ、Ｆ、　３０１の出力信号線
をＬ状態からＨ状態にすると同時に、カウンタ３００を
クリアする。以後も同様の動作を繰返す。要するに読み
出し制御回路２３は信号線２９より得る文字幅データの
状態（５ドラトル８ドツト表示）を見て、信号線２６に
幅データに対応した、５〜８ドツトクロック周期の間で
、クロックパルスを供給する。−１′た、信号線１７に
は、信号線２６の信号よりも、１ドツトクロック遅れた
信号をＬＯＡＤ信号として供給する。制御回路２５に関
して、上述した事を前提として、再び第６図を用いて、
ＦＩ　ＦＯ２１からの表示データ読出し制御について説
明する。先ず、信号線２６より読出しクロックパルスが
送られるとＦＩＦＯ２１は、文字コード及び文字幅デー
タを出力する。文字コードは、ＣＧ２４で文字パタニン
に変換され、並直列変換回路１２において、信号線１７
より送られる１、０ＡＴ）信号により、並列データ（文
字パターン）を取り込み可視情報に変換する。ＬＯＡＤ
信号に関して、本実施例では、信号ｍ２６の読出しクロ
ックパルスを１ドツトクロック遅らしたものであるが、
ＣＧ２４のアクセス時間等の関係上、３あるいは４ドツ
トクロック遅らせた信号でも伺ら問題はない。また、第
６図に、６ドツト幅、８ドツト幅、５ドツト幅の文字表
示を行う場合のタイミングチャートを示した。

要するに、本実施例は、可変幅の文字を表示するために
、表示メモリの文字コードに対応した文字幅データをあ
らかじめメモリに格納しておき、表示時に文字コードと
同時読み出した文字幅データを利用して、次に表示する
文字のデータを読み出すタイミングを設定する回路を設
け、さらに１行の中の最初の表示データを読み出てと同
時に、１行分の文字データの先読みを開始し、ＰＩＦＩ
Ｏを先読み表示データのバッファとして、利用したもの
である。

以上、可変幅の文字をＣＧ方式により表示する表示装置
について説明したが、何もこの例に限った訳ではなく、
例えは表示データの先読みに関して、ＦＩＦＯの代りに
Ｓ’ＲＡＭ　（８ｔａｔ　ｉｃＲＡＭ　）を用いて、水
平帰線期間中に、１行分の表示データを、表示メモリよ
り転送しておく方法もある。

また、メモリに格納した文字幅データを文字コードと同
時に読み出す代りに、あらかじめ文字コードに対応した
文字幅データを格納したＲＩＪＭを設け、文字コードを
与える事により、文字幅データを知る方法もある。

〔発明の効果〕

以上述べた様に、本発明によれば、ＣＧ方式の文字表示
装置において、１文字単位に可変幅の文字表示が可能に
なるため、文字と文字の間隔を一定に保つ事かでき、従
来の表示と比較して表示画面の品質向上の効果がある。

【図面の簡単な説明】

第１図はパーソナルコンピュータ表示系回路の従来例を
示すブロック図、第２図は第１図の表示データ処理に関
するタイミングチャート、第６図は本発明の１実施例匠
おける表示データの処理に関てるタイミングチャート、
第４図は従来の表示装置を用いた場合の表示画面を示す
図、第５図は本発明を適用した表示装置を用いた場合の
表示画面を示す図、第６図は本発明の１実施例を示すブ
ロック図、第７図、第８図。第９図は第６図の部分的な詳細ブロック図、第１０図は
第９図の回路動作を示すタイミングチャートである。１・・・・・・ＭＰＵ　、　６・・・・・・ＣＲＴＣ、
１ｏ・・・・・・表示用メモリ。１１・・・・・・従来のキャラクタジェネレータ。２０・・・・・・幅データメモリ、２１・・・・・・Ｆ
ＩＦｏ　。２２・・・・・・書込み制御回路、２３・・・・・・読
出し制御回路。２４・・・・・・可変幅文字ファントを格納したキャラ
クタジェネレータ第　１　回操２図可イ見チーＦ　、　７６６４３２１　１”４３’２’／
’第　３　聞

Claims

【特許請求の範囲】文字情報を文字コードとして記憶する文字表示用メモリ
と、上記文字コードの各々に対応する固有の文字幅を有
する文字表示データを発生するキャラクタジェネレータ
と、上記文字表示データを時系列信号に４’換する手段
と、上記時系列信号に応じて上記文字表示情報を可視化
する手段とからなる文字表示装置の制御方式において、上記文字コードの各々に対応する、固有の文字幅データ
を記憶しておき、該文字幅データによって、上記文字表
示データの発生タイミングの制御を行うとともＫ、上記
変換手段の変換タイミングの制御を行うことにより、上
記文字表示データを固有の文字幅で表示することを特徴
とする文字表示装置の制御方式。