JPS60154392A - Ｃｍｏｓスタテツクランダムアクセスメモリ素子および集合ユニツトの構成方法 - Google Patents
Ｃｍｏｓスタテツクランダムアクセスメモリ素子および集合ユニツトの構成方法Info
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- JPS60154392A JPS60154392A JP59011222A JP1122284A JPS60154392A JP S60154392 A JPS60154392 A JP S60154392A JP 59011222 A JP59011222 A JP 59011222A JP 1122284 A JP1122284 A JP 1122284A JP S60154392 A JPS60154392 A JP S60154392A
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- memory
- voltage
- memory element
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ］ 発明の技術分野
本発明はＣＭＯＩ８によるスタテック形ランタムアクセ
スメモ’） （Ｓ ＲＡＭ ）の供給゛磁正念正時にお
ける記憶動作機能の改良に関する。
スメモ’） （Ｓ ＲＡＭ ）の供給゛磁正念正時にお
ける記憶動作機能の改良に関する。
（ｂ）技術の背景
近年半読体技術の発達に伴い大容量化に対応する種々の
牛導体メモリが低コストで提供されるようになった。Ｃ
ＭＯＢによるＳＲＡＭは通常の書込み胱出し動作におい
て低消費電力である上、動作電圧の例えば５ポルｈ （
ｖ）より低電圧の２Ｖ根ｉ且９ ビットセル当り１０ アンペア（Ｎ以下の微小電流によ
っても記憶データの保持が出来る特徴を生かし記憶手段
の、低電力化が実現出来る。
牛導体メモリが低コストで提供されるようになった。Ｃ
ＭＯＢによるＳＲＡＭは通常の書込み胱出し動作におい
て低消費電力である上、動作電圧の例えば５ポルｈ （
ｖ）より低電圧の２Ｖ根ｉ且９ ビットセル当り１０ アンペア（Ｎ以下の微小電流によ
っても記憶データの保持が出来る特徴を生かし記憶手段
の、低電力化が実現出来る。
更にこの特徴を生かし電池によるバックアップ機能を同
−実装体例えばプリント板配線板上に内蔵してユニット
化し２５６にビットの０ＭＯ８で記録５ 保持時における電力を２〜５ＸＩ Ｏワット（Ｗ）レベ
ルにより不揮発性メモリを提供するような手段が利用さ
れるようになった。
−実装体例えばプリント板配線板上に内蔵してユニット
化し２５６にビットの０ＭＯ８で記録５ 保持時における電力を２〜５ＸＩ Ｏワット（Ｗ）レベ
ルにより不揮発性メモリを提供するような手段が利用さ
れるようになった。
ｆｃｌ 従来技術と問題点
第１図に従来ｌこおけるバッテリバックアンプ機能を備
えた０ＭＯ８−８ＲＡＭによる不揮発性メモリユニット
の電源系統例図を示す。図において０はプリント配線板
組立（プリント板）ｌａ−ｎは０ＭＯ８−８ＲＡＭバｙ
ヶー’）（ＭＥＭ）、２は演算増幅器、３は電源開閉回
路、４はバッチ’）、ｌ）１はショットキー・バリヤー
ダイオード、Ｃはコンデンサおよび鳥＊ ＆ ＋ ’Ｒ
’Ｒ＋瓜は抵抗である。ＭＥＭｌａｚｎは例えばｌパッ
ケージ当り１６あるいはａＫビット容量を有する。演算
増幅器２は外部供給電源ＶＣＣＸＹプリント板０の１１
諒供給入力端子部において、Ｒ１，鳥、Ｒ３により分割
するｐ点およびｑ点の電圧乞その反転入力端子および非
反転入力端子に人力して電圧比軟を行い、ｐ”ｑ両点の
電圧差がしきい値Ｖｒｅｆを越えるときは電源開閉回路
にオン信号例えば”ｌ’を送出し、該電位差がしきい値
Ｖｒｅｆｙ下廻ると下端オフ信号″０＃を送出するもの
とする。尚この電圧差比較動作におけるＶｒｅｆはヒス
テリシスを伴い電圧上昇時におけ■１１と電圧降下時に
おけるＶｒｅｆ２はＶｒｅｆｌ）Ｖｒｅｆ２となるが実
用上無視出来る。電源開閉回路３は咳オン・オフ信号−
こ従い例えばＶｃｃｘが４．５ＶＹｉｍ ｌんるときは
・ＶｃｃｘＹ接続してＭＪ４Ｍｌａ〜ｎに動作電圧Ｖｃ
ｃ Ｙ供給すると共にＲ番を介し例えばニッケルカドニ
ウム（Ｎｉ−Ｃｄ）電池でＷ敢されるバクテリ４を充電
する。一方Ｖｃｃｘが４．５Ｖを下履るときは演算増幅
器２は電源開閉回路３をオフとしバクテリ４の出力電圧
例えば２．５ＶはＤｌを介しＭｈｉＭｌａ−ｎの記憶デ
ータ保持電圧としてＤｌの電圧降下０．２Ｖ？ｔ’差引
いた２、３ｖを供給する。このように演算増幅器２と電
源開閉回路３との組合せにまって磁圧レベルに追従する
方法はその構成から外部供給′＃１１源に対し°Ｃは有
効に作動するが、’Ｖｃｃｘ５Ｖによる供給状態で電圧
緩衝および雑音抑止のために挿入された０才たは、ＭＥ
Ｍｌａ〜ｎの度ζこもよるが短絡発生の近傍においては
Ｖｃｃが低例えは２．ＯＶＹ下廻下端この事態が認諌さ
れない侭４．５■を下履る状態で書込み胱出し動作が実
行されて正常のデータ書込みが出来なかったつ耽出し動
作に伴って記憶データが破壊されて了りたり、またデー
タ保持電圧を下履って保持されるべき記憶デニタが失わ
れたりする場合が発生し、ひいてはシステムダウンを起
す間組点がありだ。前述の開閉制御も内部の電圧変動に
ついては有効な＋段とはなり得ない。
えた０ＭＯ８−８ＲＡＭによる不揮発性メモリユニット
の電源系統例図を示す。図において０はプリント配線板
組立（プリント板）ｌａ−ｎは０ＭＯ８−８ＲＡＭバｙ
ヶー’）（ＭＥＭ）、２は演算増幅器、３は電源開閉回
路、４はバッチ’）、ｌ）１はショットキー・バリヤー
ダイオード、Ｃはコンデンサおよび鳥＊ ＆ ＋ ’Ｒ
’Ｒ＋瓜は抵抗である。ＭＥＭｌａｚｎは例えばｌパッ
ケージ当り１６あるいはａＫビット容量を有する。演算
増幅器２は外部供給電源ＶＣＣＸＹプリント板０の１１
諒供給入力端子部において、Ｒ１，鳥、Ｒ３により分割
するｐ点およびｑ点の電圧乞その反転入力端子および非
反転入力端子に人力して電圧比軟を行い、ｐ”ｑ両点の
電圧差がしきい値Ｖｒｅｆを越えるときは電源開閉回路
にオン信号例えば”ｌ’を送出し、該電位差がしきい値
Ｖｒｅｆｙ下廻ると下端オフ信号″０＃を送出するもの
とする。尚この電圧差比較動作におけるＶｒｅｆはヒス
テリシスを伴い電圧上昇時におけ■１１と電圧降下時に
おけるＶｒｅｆ２はＶｒｅｆｌ）Ｖｒｅｆ２となるが実
用上無視出来る。電源開閉回路３は咳オン・オフ信号−
こ従い例えばＶｃｃｘが４．５ＶＹｉｍ ｌんるときは
・ＶｃｃｘＹ接続してＭＪ４Ｍｌａ〜ｎに動作電圧Ｖｃ
ｃ Ｙ供給すると共にＲ番を介し例えばニッケルカドニ
ウム（Ｎｉ−Ｃｄ）電池でＷ敢されるバクテリ４を充電
する。一方Ｖｃｃｘが４．５Ｖを下履るときは演算増幅
器２は電源開閉回路３をオフとしバクテリ４の出力電圧
例えば２．５ＶはＤｌを介しＭｈｉＭｌａ−ｎの記憶デ
ータ保持電圧としてＤｌの電圧降下０．２Ｖ？ｔ’差引
いた２、３ｖを供給する。このように演算増幅器２と電
源開閉回路３との組合せにまって磁圧レベルに追従する
方法はその構成から外部供給′＃１１源に対し°Ｃは有
効に作動するが、’Ｖｃｃｘ５Ｖによる供給状態で電圧
緩衝および雑音抑止のために挿入された０才たは、ＭＥ
Ｍｌａ〜ｎの度ζこもよるが短絡発生の近傍においては
Ｖｃｃが低例えは２．ＯＶＹ下廻下端この事態が認諌さ
れない侭４．５■を下履る状態で書込み胱出し動作が実
行されて正常のデータ書込みが出来なかったつ耽出し動
作に伴って記憶データが破壊されて了りたり、またデー
タ保持電圧を下履って保持されるべき記憶デニタが失わ
れたりする場合が発生し、ひいてはシステムダウンを起
す間組点がありだ。前述の開閉制御も内部の電圧変動に
ついては有効な＋段とはなり得ない。
（ｄ） 発明の目的
本発明の目的は上記の問題点を除去するため０ＭＯ８−
８ＲＡＭと構成するパッケージ０４こ電圧検出手段を設
け、しきい値を下履る異常低電圧を検出して書込み胱出
し動作を抑止すると共にメモリ動作の異常を通報する機
能を備えたＣＣｍ０８−８ＲＡを提供しようとするもの
である。
８ＲＡＭと構成するパッケージ０４こ電圧検出手段を設
け、しきい値を下履る異常低電圧を検出して書込み胱出
し動作を抑止すると共にメモリ動作の異常を通報する機
能を備えたＣＣｍ０８−８ＲＡを提供しようとするもの
である。
ｔｅｌ 発明の構成
この目的は、Ｃ−ＭＯ８回路素子により構成されるスタ
テック形ランダムアクセスメモリ素子において、該メモ
リ素子はその電源供給入力端子部において供給電圧をし
きい値と比較してしきい値を上履るまたは下端る旨を通
知する検出信号を送出する電圧検出手段および該検出信
号に従い入力データならびに出力データの入出力動作を
開閉制御する手段を具備してなり、Ｍ電圧検出手段は供
紺電圧がしきい値を上履る正常状態を検出したときは検
出信号ｌこよって開閉制御手段とオンとして入出力動作
を実行せしめると共に、供給電圧がしきい埴を下履ると
きは検出信号により開閉制御手段をオフとして入出力動
作を抑止すると共に低電圧検出信号を外部に送出してメ
モリ素子のアクセス不用７適知することを特徴とするＣ
ＭＯＳスタテックランダムアクセスメモリ素子ヲ提供す
ることによって達成することが出来る。
テック形ランダムアクセスメモリ素子において、該メモ
リ素子はその電源供給入力端子部において供給電圧をし
きい値と比較してしきい値を上履るまたは下端る旨を通
知する検出信号を送出する電圧検出手段および該検出信
号に従い入力データならびに出力データの入出力動作を
開閉制御する手段を具備してなり、Ｍ電圧検出手段は供
紺電圧がしきい値を上履る正常状態を検出したときは検
出信号ｌこよって開閉制御手段とオンとして入出力動作
を実行せしめると共に、供給電圧がしきい埴を下履ると
きは検出信号により開閉制御手段をオフとして入出力動
作を抑止すると共に低電圧検出信号を外部に送出してメ
モリ素子のアクセス不用７適知することを特徴とするＣ
ＭＯＳスタテックランダムアクセスメモリ素子ヲ提供す
ることによって達成することが出来る。
以下図面を参照しつ＼本発明の一実施例につぃて説明す
る。
る。
第２図は本発明の一実施例におけるＣＭＯＳスタテック
ランダムアクセスメモリ素子のブロック図および第３図
はバッテリバンクアップ機能を備え第２図による該素子
を複数個搭載して構成する集合ユニットの電源系統側図
である。図−こおいてＯａはプリント板配稼組立、１０
，１Ｏａ−ｎはＣＭＯ８−８ＲＡＭｚｆ ン’７” −
’） （Ｍ Ｅ Ｍ ）、２ は演ｎａｈｓ、３は電蝕
開閉回路、４はパンテリ、ｌｌはメモリセルアレイ、１
２はロウデコーダ、１３はコラムデコーダ、ｌ＋ａはロ
ウアドレスバッファ、１４ｂはコラムアドレスバッフ丁
、１５は入出力ゲー巨バッファ、１６ａ＋１６ｂ＋Ｉ６
ｃはトライステートバッフ７（’１’ＳＬ）、１７ａ、
ｂ、ｃ、ｄはアンドケート（ＡＮＬ））、Ｃはコンデン
サおよび凡３．鳥、ｇ３．ｉζ抵抗である。図の＃成部
材を示す符号で従来のそれと共通の符号を有する構成部
材は従来と共通の機能と仕様ゲ胸１−るものとする。Ｉ
ＩＭＩＯは従来における標準のメモリ構成Ｉこおけるメ
モリセルアレイ１１．ロウデコーダ１２．コラムデコー
ダ１３゜アドレスバッファ１４ａ、ｂおＪｏび人出力ゲ
ートーバッファ１５を備えてチップセレクト信号（＊Ｌ
：Ｓ）。
ランダムアクセスメモリ素子のブロック図および第３図
はバッテリバンクアップ機能を備え第２図による該素子
を複数個搭載して構成する集合ユニットの電源系統側図
である。図−こおいてＯａはプリント板配稼組立、１０
，１Ｏａ−ｎはＣＭＯ８−８ＲＡＭｚｆ ン’７” −
’） （Ｍ Ｅ Ｍ ）、２ は演ｎａｈｓ、３は電蝕
開閉回路、４はパンテリ、ｌｌはメモリセルアレイ、１
２はロウデコーダ、１３はコラムデコーダ、ｌ＋ａはロ
ウアドレスバッファ、１４ｂはコラムアドレスバッフ丁
、１５は入出力ゲー巨バッファ、１６ａ＋１６ｂ＋Ｉ６
ｃはトライステートバッフ７（’１’ＳＬ）、１７ａ、
ｂ、ｃ、ｄはアンドケート（ＡＮＬ））、Ｃはコンデン
サおよび凡３．鳥、ｇ３．ｉζ抵抗である。図の＃成部
材を示す符号で従来のそれと共通の符号を有する構成部
材は従来と共通の機能と仕様ゲ胸１−るものとする。Ｉ
ＩＭＩＯは従来における標準のメモリ構成Ｉこおけるメ
モリセルアレイ１１．ロウデコーダ１２．コラムデコー
ダ１３゜アドレスバッファ１４ａ、ｂおＪｏび人出力ゲ
ートーバッファ１５を備えてチップセレクト信号（＊Ｌ
：Ｓ）。
ライトイイ、−プル（＊ＷＲ）および谷アドレス１ｇ号
ＡＸＯ〜Ｘ ｉ 、 Ａｙ ｏ−、、ｙ ｊに従ってＤ
ｉｎより人力されるデータをメモリセルアレイ１１に書
込み、＊Ｃｓ２よび谷アドレス４Ｍ ＋Ｉ−Ａｘ Ｏ−
Ｘ Ｉ 、 Ａ ｙ Ｏ−ｙ ｉに従ッてメモリセノげ
レイ１１の保持データを読出て機能 （に変りない。し
かし本実施例では第２図の構成のように供給電圧Ｖｃｃ
、ＨＯＩ、Ｄ人力端子に演昇鴨訪２および几ｌ〜３から
なる電圧検出徴叱Ｚ倫えており、ＭｇＭＩＯへの供給Ｔ
ｌｉ圧Ｖｃｃ、ＨＯＬＤ＃１ 予め設定したしきい埴例
んは４．５ＶＹ下廻るときは低電圧検出信号″′１″′
を送出するよう構成されているので、従来の問題点の項
で述べたように短絡事故があってＶｃｃが４，５■を下
履るときは該低電圧検出信号によりＡＮＤ１７ａＹ介し
ロウデコーダ１２ならびにコラムデコーダ１３の作動を
抑止し、ＡＮＤ１７ａ、１７ｂを介しＴ８Ｌ１６ａＹし
て遮断動作”ｉｓ行させて、データ入力（Ｄｉｎ）の有
無に殉らす出力を高インピータンス（Ｈｉ−ｚ）の開放
状態にする。
ＡＸＯ〜Ｘ ｉ 、 Ａｙ ｏ−、、ｙ ｊに従ってＤ
ｉｎより人力されるデータをメモリセルアレイ１１に書
込み、＊Ｃｓ２よび谷アドレス４Ｍ ＋Ｉ−Ａｘ Ｏ−
Ｘ Ｉ 、 Ａ ｙ Ｏ−ｙ ｉに従ッてメモリセノげ
レイ１１の保持データを読出て機能 （に変りない。し
かし本実施例では第２図の構成のように供給電圧Ｖｃｃ
、ＨＯＩ、Ｄ人力端子に演昇鴨訪２および几ｌ〜３から
なる電圧検出徴叱Ｚ倫えており、ＭｇＭＩＯへの供給Ｔ
ｌｉ圧Ｖｃｃ、ＨＯＬＤ＃１ 予め設定したしきい埴例
んは４．５ＶＹ下廻るときは低電圧検出信号″′１″′
を送出するよう構成されているので、従来の問題点の項
で述べたように短絡事故があってＶｃｃが４，５■を下
履るときは該低電圧検出信号によりＡＮＤ１７ａＹ介し
ロウデコーダ１２ならびにコラムデコーダ１３の作動を
抑止し、ＡＮＤ１７ａ、１７ｂを介しＴ８Ｌ１６ａＹし
て遮断動作”ｉｓ行させて、データ入力（Ｄｉｎ）の有
無に殉らす出力を高インピータンス（Ｈｉ−ｚ）の開放
状態にする。
才たＡＮＤ１７ａ、１７ｃを介し同様にＴＳｕ、１６ｂ
の出力を１−１ｉ−ｚにする。同時に正常状態ではＨ４
−ｚ出力となっていたＴ８Ｌ１６ｃＹイネーブルすると
共にアクセス禁止信号（＊Ｅルｕｏｈ）ｙ低レベル″Ｏ
”として出力する。このようｌこ構成さｎているので本
実施例によるＭｇＭｌｏは従来のようにＶＣＣが４．５
■を下履るときは図示省略したが＊ｂｋＬ冊Ｒの通知Ｙ
受信したメモリ制御機能がアクセス動作を中止し、必安
があれは例えば表示、ｖｆ運等によって操作者をこ通知
する。尚過ってこのＶｃｃが４．５ｖを下履る状態にお
いて他からのアクセス動作を受けてもロウデコーダ１２
．カラムデコーダおよび入力側（ＤＴ８Ｌ１６ａ、出力
側のＴａｕ、１６ｂにより断された状態になっているの
で従来のようにＭＥＭＩＯの供給電圧が４．５ｖを下履
るようなときに書込み、読出し動作によって誤ったデー
タが書込ま孔たり読出されたりするような事のない信頼
度の高いＭＥＭｔＯが得られる。
の出力を１−１ｉ−ｚにする。同時に正常状態ではＨ４
−ｚ出力となっていたＴ８Ｌ１６ｃＹイネーブルすると
共にアクセス禁止信号（＊Ｅルｕｏｈ）ｙ低レベル″Ｏ
”として出力する。このようｌこ構成さｎているので本
実施例によるＭｇＭｌｏは従来のようにＶＣＣが４．５
■を下履るときは図示省略したが＊ｂｋＬ冊Ｒの通知Ｙ
受信したメモリ制御機能がアクセス動作を中止し、必安
があれは例えば表示、ｖｆ運等によって操作者をこ通知
する。尚過ってこのＶｃｃが４．５ｖを下履る状態にお
いて他からのアクセス動作を受けてもロウデコーダ１２
．カラムデコーダおよび入力側（ＤＴ８Ｌ１６ａ、出力
側のＴａｕ、１６ｂにより断された状態になっているの
で従来のようにＭＥＭＩＯの供給電圧が４．５ｖを下履
るようなときに書込み、読出し動作によって誤ったデー
タが書込ま孔たり読出されたりするような事のない信頼
度の高いＭＥＭｔＯが得られる。
次に他の一実施例について説明する。第３図はバッテリ
バンクアップ機能を備え以上説明したＭＥＭＩＯを複数
個搭載して不揮発性メモリユニットを実現したとき電源
系統側図であり従来ＭＥＭＩＩこより構成した第１図の
プリント配線板組立Ｏと基本的には変りない。こ＼では
ＭＥＭ＋に代り複数のＭＥＭｌＯａ−ｎを搭載しＭ １
１１０ ａ 、 ｅ−−−−−−ｎ−３、ＭＥＭＩ Ｏ
ｂ 、 ｆ 、−・−・・−ｎ−２，ＭＥＭ １０ｃ
、 ｇ・・−・・ｎ−１およびＭＥＭｌｏｄ、ｈ・・・
・・・ｎの４群ζこ分割して構成しである。また各Ｍ
Ｅ Ｍ Ｉ Ｏａ ｎのアクセス禁止信号を群毎にワイ
ヤード論理和を得てアクセス禁止群信号＊Ｅ１％ｏ、
＊ＥＲ，，＊ＢＦｔ、、 ＊ＥＲｓを送出するように構
成されているので、例えばＭＥＭＩＯｎ−＋の内部セル
がＩＥ１ｉ’ｖ生じたりまたはそのＣがＰ３ｔｔＢ短絡
等を発生して該群の一部ＭＥＭにおいて該アクセス禁止
信号が送出されたときは＊ＥＲ，が送出され該群のアク
セスが禁止される。勿論他の群におけるＭＥＭＩＯにも
電圧低下の被害が及べは′電圧降下を検出したＭＥＭの
属する一朴へのアクセスが禁止される。′に圧低下が全
面ｌこ及べば勿ｉＩｉ Ｗ ａ０〜。
バンクアップ機能を備え以上説明したＭＥＭＩＯを複数
個搭載して不揮発性メモリユニットを実現したとき電源
系統側図であり従来ＭＥＭＩＩこより構成した第１図の
プリント配線板組立Ｏと基本的には変りない。こ＼では
ＭＥＭ＋に代り複数のＭＥＭｌＯａ−ｎを搭載しＭ １
１１０ ａ 、 ｅ−−−−−−ｎ−３、ＭＥＭＩ Ｏ
ｂ 、 ｆ 、−・−・・−ｎ−２，ＭＥＭ １０ｃ
、 ｇ・・−・・ｎ−１およびＭＥＭｌｏｄ、ｈ・・・
・・・ｎの４群ζこ分割して構成しである。また各Ｍ
Ｅ Ｍ Ｉ Ｏａ ｎのアクセス禁止信号を群毎にワイ
ヤード論理和を得てアクセス禁止群信号＊Ｅ１％ｏ、
＊ＥＲ，，＊ＢＦｔ、、 ＊ＥＲｓを送出するように構
成されているので、例えばＭＥＭＩＯｎ−＋の内部セル
がＩＥ１ｉ’ｖ生じたりまたはそのＣがＰ３ｔｔＢ短絡
等を発生して該群の一部ＭＥＭにおいて該アクセス禁止
信号が送出されたときは＊ＥＲ，が送出され該群のアク
セスが禁止される。勿論他の群におけるＭＥＭＩＯにも
電圧低下の被害が及べは′電圧降下を検出したＭＥＭの
属する一朴へのアクセスが禁止される。′に圧低下が全
面ｌこ及べば勿ｉＩｉ Ｗ ａ０〜。
のすべてが送出されるが、短絡の程度ｌこよって１群の
みにアクセス禁止が収まる時はアクセス禁止信号が送出
されない他の３群についてはメモリとしての機能ｔその
侭続行出来るので上位の制御機能例えは中央処理装置等
においてプログラムにまるデータ処理を続行中のような
場合メモリアクセスとしての容量が満せれはシステムダ
ウンを起てことなく救済が可能な０ＭＯ８−ＲＡＭｉこ
よる配憶システムを提供することが出来る。
みにアクセス禁止が収まる時はアクセス禁止信号が送出
されない他の３群についてはメモリとしての機能ｔその
侭続行出来るので上位の制御機能例えは中央処理装置等
においてプログラムにまるデータ処理を続行中のような
場合メモリアクセスとしての容量が満せれはシステムダ
ウンを起てことなく救済が可能な０ＭＯ８−ＲＡＭｉこ
よる配憶システムを提供することが出来る。
（ｆ＋ 発明の詳細
な説明したように本発明によれは従来ＭＥＭ内部あるい
はその内辺で発生じた短絡事故のような異常発生に伴う
供給電圧Ｖｃｃによってメモリ動作が不可能な事態に２
いて、その事態が認識されないま＼書込みまたは耽出し
動作を実行して、該ナータ′ｌｔ曹込んだり、読出した
りするような事故をパッケージ単位に低電圧検出機能を
付加し使用者はその都度意誠することなく自動的に防止
する０ＭＯ８−８ＲＡＭを提供することが出来るので有
用である。
はその内辺で発生じた短絡事故のような異常発生に伴う
供給電圧Ｖｃｃによってメモリ動作が不可能な事態に２
いて、その事態が認識されないま＼書込みまたは耽出し
動作を実行して、該ナータ′ｌｔ曹込んだり、読出した
りするような事故をパッケージ単位に低電圧検出機能を
付加し使用者はその都度意誠することなく自動的に防止
する０ＭＯ８−８ＲＡＭを提供することが出来るので有
用である。
第１図は従来のＣＭＯＳランダムアクセスメモリ（０Ｍ
Ｏ８−ＲＡＭ）パッケージを複数個搭載しバノテリバッ
クアック機能を備えて構成する不憚りら注メモリユニッ
トの電源系統例図、第２図は不発明の一実施例１こおけ
るＣＭＯＩ−８几ＡＭパッケージのブロック図および第
３図は本発明の一実施例におけるＣＯＭＳ−８ＲＡＭパ
ッケージをａ数個搭載しバ・テリバ・フ・プ機能を備え
て構成する不弾 １゜発性メモリユニットの電源糸杭例
図である。 図において０．Ｏａはプリント配線板組立、１ａ−ｎ。 １０．１０ａ−−ｎは０ＭＯ８−８ｉ−ｔＡＭバノ’ｆ
−ジ（ＭＫＭ）、２は演算増幅器、３は電源開閉回路４
はバッテリ、ｌＩＬ［メモリセルアレイ、１２はロウデ
コーダ、１３はコラムデコーダ、１６ａ−ｃはトライス
テートバッファ（置）、１７ａ−ｄはアンドゲート、Ｃ
はコンデンサおよび几、〜番は抵抗である０ 萬／図 ρ
Ｏ８−ＲＡＭ）パッケージを複数個搭載しバノテリバッ
クアック機能を備えて構成する不憚りら注メモリユニッ
トの電源系統例図、第２図は不発明の一実施例１こおけ
るＣＭＯＩ−８几ＡＭパッケージのブロック図および第
３図は本発明の一実施例におけるＣＯＭＳ−８ＲＡＭパ
ッケージをａ数個搭載しバ・テリバ・フ・プ機能を備え
て構成する不弾 １゜発性メモリユニットの電源糸杭例
図である。 図において０．Ｏａはプリント配線板組立、１ａ−ｎ。 １０．１０ａ−−ｎは０ＭＯ８−８ｉ−ｔＡＭバノ’ｆ
−ジ（ＭＫＭ）、２は演算増幅器、３は電源開閉回路４
はバッテリ、ｌＩＬ［メモリセルアレイ、１２はロウデ
コーダ、１３はコラムデコーダ、１６ａ−ｃはトライス
テートバッファ（置）、１７ａ−ｄはアンドゲート、Ｃ
はコンデンサおよび几、〜番は抵抗である０ 萬／図 ρ
Claims (1)
- （１） Ｃ−ＭＯ８回路素子により構成されるスタック
形ランダムアクセスメモリ素子において、該メモリ素子
はその電源供給入力端子部において供給電圧をしきい値
と比軟してしきい値を上廻るまたは下端る旨を通知する
検出毎号を送出する電圧検出手段および該検出信号に従
い入力データならび！こ出力データの入出力動作を開閉
制御する手段を具備してなり、該電圧検出手段は供給電
圧がしきい値を上廻る正常状態乞検出したときは慌出信
号によって開閉制御手段をオンとして入出力動作を火打
せしめると共に、供給電圧がしきい値を下端るときは検
出信号により開閉制御手段をオフとして入出力動作を抑
止すると共に低電圧検出信号χ外部に送出してメモリ素
子のアクセス不明を通知することｔ特徴とするｅｔｖｔ
ｏｓスタテックランダムアクセスメモリ素子。 ＋２） ｃｉｖｏｓスタテックメモリ素子により構成す
るメモリｓ子集合ユニットにおいて、ユニット構成要素
の各メモリ素子は供給電圧を検出してしきい値を下端る
信号な傅たときは自らのメモリ動作に耶けるデータの入
出力機能を抑止する手段を備えたＣ−Ｍ（Ｅスタッテッ
クメモリ素子を列または／および行毎に配列接続して複
数の群構成によりユニットを形成ｔ１各群毎に構成メモ
リ素子における該低電圧検出信号の論理和信号を退出せ
しめ、メモリ集合ユニットにおけるメモリアクセス動作
７群毎に分動制御せしめることを特徴とするＣＭＯＳス
タテックランダムアクセスメモリ素子による集合ユニッ
トの構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011222A JPS60154392A (ja) | 1984-01-24 | 1984-01-24 | Ｃｍｏｓスタテツクランダムアクセスメモリ素子および集合ユニツトの構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011222A JPS60154392A (ja) | 1984-01-24 | 1984-01-24 | Ｃｍｏｓスタテツクランダムアクセスメモリ素子および集合ユニツトの構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60154392A true JPS60154392A (ja) | 1985-08-14 |
Family
ID=11771930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59011222A Pending JPS60154392A (ja) | 1984-01-24 | 1984-01-24 | Ｃｍｏｓスタテツクランダムアクセスメモリ素子および集合ユニツトの構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154392A (ja) |
-
1984
- 1984-01-24 JP JP59011222A patent/JPS60154392A/ja active Pending
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